Arhitektura računara/K2 2024

Ovaj rok nije rešen. Pomozite SI Wiki tako što ćete ga rešiti.

K2 2024. godine održan je u aprilu

1. zadatak

І (15)
1. (5) Posmatra se magistrala sa podeljenim ciklusima na kojoj se realizuju ciklus slanje zahteva za čitanje, ciklus slanje zahteva za upis i ciklus vrađanje podatka. Magistrala se sastoji od adresnih linija, linija podataka i upravljačkih linija. Za svaki oD navelena tri ciklusa na magistrali navesti po kojim linijama (adresne linije, linije podataka i signali po upravljačkim linijama) i koje informacije razmenjuju gazda i sluga. Odgovor dati tabelarno.
Ciklus - Linije - Informacije - Ko postavlja

2. (5) Moduli mod5, mod4, mod3, mod2, mod1 i mod0, od kojih je mod5 najvišeg a mod0 najnižeg prioriteta, učestvuju u arbitraciji da bi mogli da realizuju ciklus na magistrali.
a) Nacrtati strukturu aroitratora za slučaj paralelne arbitracije i povezagi ove module na arbitrator vodeći računa o njihovim prioritetima, Objasniti kako se realizuje aroitracija.
b) Nacrtati kako ove module treba povezati da bi mogla da se realizuje serijska arbitracija vodeći računa njihovim prioritetima, Objasniti kako se u ovom slučaju realizuje arbitracija.

3. (5) Kontroler ulazne periferije i ulazna periferija za međusobno povezivanje koriste paralelni interfejs koji se sastoji od linija podataka, jedne statusne linije i jedne upravljačke linije. Statusnom linijom kontroler ulazne periferije daje indikaciju periferiji da li u njegov registar podatka može da se upisuje sadržaj sa linija podataka, dok periferija upravljačkom linijom obezbeđuje upis podatka sa linija podataka u registar podatka kontrolera ulazne periferije.
a) Navesti po kom redosledu se statusna linija kontrolera periferije i upravljačka linija periferije koriste za sinhronizaciju pri slanju podataka iz periferije u kontroler periferije. Odgovor dati tabelarno. Redosled_ Linija - Vrednost - Značenje - Ko postavlja
b) Za slučaj da procesor ne stigne da pročita postojeći podatak pre nego što periferija generiše novi podatak nacrtati vremenske oblike signala koje razmenjuju kontroler periferije i periferija i navesti koje signale i po kom redosledu generišu kontroler periferije i periferija.

2. zadatak

II (10)
Posmatra se jednoadresni procesor koji je povezan sa memorijom i ulazno/izlaznim uređajima preko sinhrone magistrale. Ulazno/izlazni adresni prostor je memorijski mapiran. Adresni prostor je kapaciteta 16GB, veličina adresibilne jedinica je 32 bita. Najviši deo adresnog prostora kapaciteta 1GV je rezervisan za ulazno/izlazni adresni prostor, dok je ostatak adresnog prostora rezervisan za ROM i RAM memorije. RAM memorija zauzima najviših 3G adresa adresnog prostora rezervisanog za ROM i RAM memoriju, a ostatak tog adresnog prostora pripada ROM memoriіi Fizička RAM memorija (RAM popunjen) je kapaciteta 3GV i zauzima najviše adrese adresnog prostora rezervisanog za RAM memoriju. Fizička ROM memorija (ROM popunjen) zauzima najvišu trećinu adresnog prostora rezervisanog za ROM memoriju. Postoji samo jedan ulazno/izlazni uređaj koji je povezan na najviše adrese ulazno/izlaznog adresnog prostora. Ulazno/izlazni uređaj ima 24 registara
a) (6) Tabelu popuniti sa relevantnim adresama. Sve adrese dati u heksadecimalnom brojnom sistemu.

Sadržaj tabele

R.Br.	Adresni prostor	Početna adresa	Poslednja adresa
1	Adresni prostor rezervisan za ROM
2	Adresni prostor rezervisan za RAM
3	Fizička ROM memorija
4	Fizička RAM memorija
5	Ulazno/izlazni adresni prostor
6	Ulazno/izlazni adresni prostor popunjen

Napomena: Tabelu precrtati (redni broj, početna adresa,č poslednja adresa)u Vašu svesku.
b) (4) Prikazati realizaciju fizičke RAM memorije kao jedan čip koristeći čipove 1Gx8 bita. Dozvoljenoje korišćenje samo I, ILI, NI, NILI logičkih kola. Uz vođenje računa da njihov broj bude minimalan.
Napomene: Na ispitu nisu dozvoljena nikakva pomoćna sredstva, ni kalkulatori ni literatura. Kolokvijum traje 90 minuta. Student je dužan da piše čitko i Uredno.