Računarski VLSI sistemi/Projekat 2023

Cilj projekta na oba odseka bio je da se napravi modul koji simulira CPU za PicoComputer arhitekturu, uz prateće module. Dostupne su mofidikacije iz ispitnih rokova za oba odseka.

Januarski ispitni rok

Sinteza

Proširiti procesor da podržava instrukciju BEQ x, y, z

Prvi bajt instrukcije

0

1

0

1

a

a

a

a

b

b

b

b

0

0

0

0

Drugi bajt instrukcije

c

c

c

c

c

c

c

c

c

c

c

c

c

c

c

c

Instrukcija skače na adresu datu drugim bajtom instrukcije ako važi da je prvi operand jednak drugom, tj. a==b.

Napisati program koji testira rad ove instrukcije.

Verifikacija

Potrebno je napraviti grešku u registru, a zatim ga verifikovati. Verifikacija treba da prijavi grešku.

Resursi procesora

Realizovati jednorazredni (samo za jedan bit) conditional sum adder sabirač.

Prikazati rad sabirača.

Februarski ispitni rok

Sinteza

Proširiti procesor da podržava instrukcije JSR sub i RTS

Prvi bajt instrukcije JSR

0

1

0

1

?

?

?

?

?

?

?

?

?

?

?

?

Drugi bajt instrukcije JSR

c

c

c

c

c

c

c

c

c

c

c

c

c

c

c

c

Prvi bajt instrukcije RTS

1

1

1

0

?

?

?

?

?

?

?

?

?

?

?

?

Instrukcija JSR skače na adresu potprograma datu drugim bajtom instrukcije i pritom stavlja povratnu adresu na stek.

Instrukcija RST skida povratnu adresu sa steka i skače na nju.

Napisati program koji testira rad ove instrukcije.

Verifikacija

Potrebno je napraviti grešku u registru, a zatim ga verifikovati. Verifikacija treba da prijavi grešku.

Resursi procesora

Realizovati jednorazredni Full Adder sabirač, a zatim pomoću njega ??.

Prikazati rad sabirača.