Архитектура рачунара/К2 2024

Овај рок није решен. Помозите SI Wiki тако што ћете га решити.

К2 2024. године одржан је у априлу

1. задатак

І (15)
1. (5) Посматра се магистрала са подељеним циклусима на којој се реализују циклус слање захтева за читање, циклус слање захтева за упис и циклус врађање податка. Магистрала се састоји од адресних линија, линија података и управљачких линија. За сваки оД навелена три циклуса на магистрали навести по којим линијама (адресне линије, линије података и сигнали по управљачким линијама) и које информације размењују газда и слуга. Одговор дати табеларно.
Циклус - Линије - Информације - Ко поставља

2. (5) Модули mod5, mod4, mod3, mod2, mod1 и mod0, од којих je mod5 највишег а mod0 најнижег приоритета, учествују у арбитрацији да би могли да реализују циклус на магистрали.
а) Нацртати структуру ароитратора за случај паралелне арбитрације и повезаги ове модуле на арбитратор водећи рачуна о њиховим приоритетима, Објаснити како се реализује ароитрација.
б) Нацртати како ове модуле треба повезати да би могла да се реализује серијска арбитрација водећи рачуна њиховим приоритетима, Објаснити како се у овом случају реализује арбитрација.

3. (5) Контролер улазне периферије и улазна периферија за међусобно повезивање користе паралелни интерфејс који се састоји од линија података, једне статусне линије и једне управљачке линије. Статусном линијом контролер улазне периферије даје индикацију периферији да ли у његов регистар податка може да се уписује садржај са линија података, док периферија управљачком линијом обезбеђује упис податка са линија података у регистар податка контролера улазне периферије.
а) Навести по ком редоследу се статусна линија контролера периферије и управљачка линија периферије користе за синхронизацију при слању података из периферије у контролер периферије. Одговор дати табеларно. Редослед_ Линија - Вредност - Значење - Ко поставља
б) За случај да процесор не стигне да прочита постојећи податак пре него што периферија генерише нови податак нацртати временске облике сигнала које размењују контролер периферије и периферија и навести које сигнале и по ком редоследу генеришу контролер периферије и периферија.

2. задатак

II (10)
Посматра се једноадресни процесор који је повезан са меморијом и улазно/излазним уређајима преко синхроне магистрале. Улазно/излазни адресни простор је меморијски мапиран. Адресни простор је капацитета 16GB, величина адресибилне јединица је 32 бита. Највиши део адресног простора капацитета 1GВ је резервисан за улазно/излазни адресни простор, док је остатак адресног простора резервисан за ROM и RAM меморије. RАМ меморија заузима највиших 3G адреса адресног простора резервисаног за RОМ и RAM меморију, а остатак тог адресног простора припада RОМ мемориіи Физичка RАМ меморија (RАМ попуњен) је капацитета 3GВ и заузима највише адресе адресног простора резервисаног за RАМ меморију. Физичка RОМ меморија (RОМ попуњен) заузима највишу трећину адресног простора резервисаног за RОМ меморију. Постоји само један улазно/излазни уређај који је повезан на највише адресе улазно/излазног адресног простора. Улазно/излазни уређај има 24 регистара
а) (6) Табелу попунити са релевантним адресама. Све адресе дати у хексадецималном бројном систему.

Table Title

Р.Бр.	Адресни простор	Почетна адреса	Последња адреса
1	Адресни простор резервисан за ROM
2	Адресни простор резервисан за RAM
3	Физичка ROM меморија
4	Физичка RAM меморија
5	Улазно/излазни адресни простор
6	Улазно/излазни адресни простор попуњен

Напомена: Табелу прецртати (редни број, почетна адреса,ч последња адреса)у Вашу свеску.
б) (4) Приказати реализацију физичке RAM меморије као један чип користећи чипове 1Gx8 бита. Дозвољеноје коришћење само И, ИЛИ, НИ, НИЛИ логичких кола. Уз вођење рачуна да њихов број буде минималан.
Напомене: На испиту нису дозвољена никаква помоћна средства, ни калкулатори ни литература. Колоквијум траје 90 минута. Студент је дужан да пише читко и Уредно.