Рачунарски VLSI системи/Пројекат 2023

Циљ пројекта на оба одсека био је да се направи модул који симулира CPU за PicoComputer архитектуру, уз пратеће модуле. Доступне су мофидикације из испитних рокова за оба одсека.

Јануарски испитни рок

Синтеза

Проширити процесор да подржава инструкцију BEQ x, y, z.

Први бајт инструкције

0

1

0

1

a

a

a

a

b

b

b

b

0

0

0

0

Други бајт инструкције

c

c

c

c

c

c

c

c

c

c

c

c

c

c

c

c

Инструкција скаче на адресу дату другим бајтом инструкције ако важи да је први операнд једнак другом, тј. a==b.

Написати програм који тестира рад ове инструкције.

Верификација

Потребно је направити грешку у регистру, а затим га верификовати. Верификација треба да пријави грешку.

Ресурси процесора

Реализовати једноразредни (само за један бит) conditional sum adder сабирач.

Приказати рад сабирача.

Фебруарски испитни рок

Синтеза

Проширити процесор да подржава инструкције JSR sub и RTS.

Први бајт инструкције JSR

0

1

0

1

?

?

?

?

?

?

c

c

c

c

c

c

Први бајт инструкције RTS

1

1

1

0

?

?

?

?

?

?

?

?

?

?

?

?

Инструкција JSR скаче на адресу потпрограма дату са најнижих 6 бита првог бајта инструкције и притом ставља повратну адресу на стек.

Инструкција RST скида повратну адресу са стека и скаче на њу.

Написати програм који тестира рад ове инструкције.

Верификација

Потребно је направити грешку у регистру, а затим га верификовати. Верификација треба да пријави грешку.

Ресурси процесора

Реализовати једноразредни Full Adder сабирач, а затим помоћу њега четворобитни Carry Lookahead Adder.

Приказати рад сабирача.