Архитектура рачунара/К Јун 2021 — разлика између измена

Верзија на датум 18. јун 2021. у 16:38

Поставка

[7п] Посматра се процесор код кога се у корацима за обраду прекида хардверски уместо на стеку perистар РС чува у регистру NPC, а регистар PSW чува у регистру NPSW док се остали регистри не чувају. У регистру IRR jе забележено о ком прекиду се ради. Регистрима NPC, NPSW, IRR je могуhe приступати програмским путем за упис и читање. Обjаснити шта је све потребно урадити хардверски и софтверски како би се омогућило гнежђење прекида код оваквог процесора
[8п] Нацртати и објаснити шему дела модула који се користи у арбитрацији са праћењем. Шема треба да укључи делове који подржавају и паралелну и серијску арбитрацију, синхронизацију на сигпал такта магистрале и ситнал заузећа магистрале.
[25п] Адресна магистрала процесора jе ширине 16 бита, магистрала података је 8 битова. Садржај дела оперативне меморије је приказан на слици:

Слика 1 - део оперативне меморије
Адреса	0000h	0001h	0002h	0003h	0004h	0005h	0006h	0007h	0008h	0009h	000Ah
Садржај	02h	34h	0Ch	72h	12h	72h	00h	03h	05h	07h	00h
Адреса	7200h	7201h	7202h	7203h	7204h	7205h	7206h	7207h	7208h	7209h	720Ah
Садржај	1Fh	0Eh	0Fh	25h	09h	00h	F1h	21h	05h	00h	FFh
Адреса	720Bh	720Ch	720Dh	720Eh	720Fh	7210h	7211h	7212h	7213h	7214h	7215h
Садржај	F3h	FDh	24h	34h	12h	F4h	F5h	FDh	F5h	34h	12h

Процесор поседује 16-битне регистре РС (програмски бројач), SP (показивач на прву слободну локацију стека који расте према вишим адресама), РSW (програмска статусна реч), IVTP (показивач на IV табелу) и регистар АСС (акумулатор). Претпоставити да је пре почетка извршавања главног програма РC=7203h, АСС=2211h, SP=Е000h, IVTР=0000h, а PSW=C001h. Индикатори NZCV се налазе на месту највиша четири бита регистра PSW (PSW_15..12), док се бити L_1..0 и бит I налазе на месту најнижих битова овог регистра (PSW_2..0).

Процесор из меморије дохвата податке бајт по бајт. У току извршавања инструкције DEC по линији IRQM₂ долази захтев за спољашњи маскирајући захтев који има највиши приоритет. Овој линији одговара улаз број 2 у IV табели. Све инструкције, осим инструкције RTI, реагују на прекиде и не постоји регистар маске IMR.

Навести секвенцу садржаја на адресној магистрали, магистрали података и контролној магистрали за сваки циклус на магистрали при извршавању главног програма и прекидних рутина којe ћe се извршити. Приликом скока у прекидну рутину на стеку се чувају РС и PSW, тим редоследом.

7203h STOREW ; memorijsko direktno adresiranje
7206h INT #1h ; softverski prekid
7207h DEC ; bezadresno adresiranje
7208h HALT ; zaustavljanje procesora
7209h ...
   
720Ch РОPW ; skidanje sa steka dva bajta
720Dh LDW #1234h ; nesposredno adresiranje
7210h PUSHW ; stavljanje na stek dva bajta
7211h RTI ; povratak iz prekidne routine
7212h INC ; bezadresno adresiranje 
7213h RTI ; povratak iz prekidne routine 
7214h ...

Решење представити у табели чије заглавље изгледа као на слици:

Рб	A_15..0	D_7..0	RD	WR	PC	IR_23..16	IR_15..8	IR_7..0	TEMP_15..0	ACC	SP	PSW	Коментар

Рб представља редни број циклуса на магистрали, А_15..0 и D_7..0 садржаје адресних линија и линија података у датом циклусу. RD и WR су вредности управљачких сигнала на магистрали. РС представља садржај програмског бројача, IR садржај инструкцијскоr perистра, ТЕМP садржај прихватног регистра операнда или адресе операнда, АСС садржај акумулатора, SP садржај показивача на врх стека и РSW садржај програмске статусне речи. У коментару навести у којој од фаза дохватања инструкције (IF), декодовања инструкције (ID), извршавања (EX) или опслуживања прекида (IS) се реализује дати циклус. Све инструкције након којих се скаче у прекидну рутину у фази IS врше припрему за скок у одговарајућу прекидну рутину.

@@ Ред 5: / Ред 5: @@
 # '''[7п]''' Посматра се процесор код кога се у корацима за обраду прекида хардверски уместо на стеку perистар РС чува у регистру NPC, а регистар PSW чува у регистру NPSW док се остали регистри не чувају. У регистру IRR jе забележено о ком прекиду се ради. Регистрима NPC, NPSW, IRR je могуhe приступати програмским путем за упис и читање. Обjаснити шта је све потребно урадити хардверски и софтверски како би се омогућило гнежђење прекида код оваквог процесора
 # '''[8п]''' Нацртати и објаснити шему дела модула који се користи у арбитрацији са праћењем. Шема треба да укључи делове који подржавају и паралелну и серијску арбитрацију, синхронизацију на сигпал такта магистрале и ситнал заузећа магистрале.
-# '''[25п]''' Адресна магистрала процесора jе ширине 16 бита, магистрала података је 8 битова. Садржај дела оперативне меморије је приказан на слици:
+# <p> '''[25п]'''  Адресна магистрала процесора jе ширине 16 бита, магистрала података је 8 битова. Садржај дела оперативне меморије је приказан на слици: </p> <p>
-{| class="wikitable" style="text-align:center;"
+{| class="wikitable" style="vertical-align:middle;"
 |-
-! style="text-align:left;" | Адреса<br />
+|+ Слика 1 - део оперативне меморије
-! 0000h
+| Адреса
-! 0001h
+| 0000h
-! 0002h
+| 0001h
-! 0003h
+| 0002h
-! 0004h
+| 0003h
-! 0005h
+| 0004h
-! 0006h<br />
+| 0005h
-! 0007h
+| 0006h
-! 0008h
+| 0007h
-! 0009h
+| 0008h
-! 000Ah
+| 0009h
+| 000Ah
 |-
-| style="text-align:left;" | Садржај
+| Садржај
 | 02h
 | 34h
@@ Ред 34: / Ред 35: @@
 | 00h
 |-
-| style="text-align:left;" | Адреса
+| Адреса
 | 7200h
 | 7201h
@@ Ред 47: / Ред 48: @@
 | 720Ah
 |-
-| style="text-align:left;" | Садржај
+| Садржај
 | 1Fh
 | 0Eh
@@ Ред 60: / Ред 61: @@
 | FFh
 |-
-| style="text-align:left;" | Адреса
+| Адреса
 | 720Bh
 | 720Ch
@@ Ред 73: / Ред 74: @@
 | 7215h
 |-
-| style="text-align:left;" | Садржај
+| Садржај
 | F3h
 | FDh
@@ Ред 85: / Ред 86: @@
 | 34h
 | 12h
-|}
+|} </p> <p> Процесор поседује 16-битне регистре РС (програмски бројач), SP (показивач на прву слободну локацију стека који расте према вишим адресама), РSW (програмска статусна реч), IVTP (показивач на IV табелу) и регистар АСС (акумулатор). Претпоставити да је пре почетка извршавања главног програма РC=7203h, АСС=2211h, SP=Е000h, IVTР=0000h, а PSW=C001h. Индикатори NZCV се налазе на месту највиша четири бита регистра PSW (PSW<sub>15..12</sub>), док се бити L<sub>1..0</sub> и бит I налазе на месту најнижих битова овог регистра (PSW<sub>2..0</sub>).</p>  <p> Процесор из меморије дохвата податке бајт по бајт. У току извршавања инструкције DEC  по линији IRQM<sub>2</sub> долази захтев за спољашњи маскирајући захтев који има највиши приоритет. Овој линији одговара улаз број 2 у IV табели. Све инструкције, осим инструкције RTI, реагују на прекиде и не постоји регистар маске IMR.</p> <p> Навести секвенцу садржаја на адресној магистрали, магистрали података и контролној магистрали за сваки циклус на магистрали при извршавању главног програма и прекидних рутина којe ћe се извршити. Приликом скока у прекидну рутину на стеку се чувају РС и PSW, тим редоследом. <p> <syntaxhighlight lang="asm">
-Процесор поседује 16-битне регистре РС (програмски бројач), SP (показивач на прву слободну локацију стека који расте према вишим адресама), РSW (програмска статусна реч), IVTP (показивач на IV табелу) и регистар АСС (акумулатор). Претпоставити да је пре почетка извршавања главног програма РC=7203h, АСС=2211h, SP=Е000h, IVTР=0000h, а PSW=C001h. Индикатори NZCV се налазе на месту највиша четири бита регистра PSW (PSW<sub>15..12</sub>), док се бити L<sub>1..0</sub> и бит I налазе на месту најнижих битова овог регистра (PSW<sub>2..0</sub>). Процесор из меморије дохвата податке бајт по бајт.
-У току извршавања инструкције DEC  по линији IRQM<sub>2</sub> долази захтев за спољашњи маскирајући захтев који има највиши приоритет. Овој линији одговара улаз број 2 у IV табели. Све инструкције, осим инструкције RTI, реагују на прекиде и не постоји регистар маске IMR.
-Навести секвенцу садржаја на адресној магистрали, магистрали података и контролној магистрали за сваки циклус на магистрали при извршавању главног програма и прекидних рутина којe ћe се извршити. Приликом скока у прекидну рутину на стеку се чувају РС и PSW, тим редоследом.
-<syntaxhighlight lang="Assembly">
 h STOREW ; memorijsko direktno adresiranje
 h INT #1h ; softverski prekid
@@ Ред 105: / Ред 100: @@
 h RTI ; povratak iz prekidne routine
 h ...
-</syntaxhighlight>
+</syntaxhighlight> </p> <p> Решење представити у табели чије заглавље изгледа као на слици: </p> <p>
-Решење представити у табели чије заглавље изгледа као на слици:
 {| class="wikitable"
 |-
@@ Ред 122: / Ред 116: @@
 ! SP
 ! PSW
-! Коменатар
+! Коментар
-|}
+|} </p> <p>Рб представља редни број циклуса на магистрали, А<sub>15..0</sub> и D<sub>7..0</sub> садржаје адресних линија и линија података у датом циклусу. RD и WR су вредности управљачких сигнала на магистрали. РС представља садржај програмског бројача, IR садржај инструкцијскоr perистра, ТЕМP садржај прихватног регистра операнда или адресе операнда, АСС садржај акумулатора, SP садржај показивача на врх стека и РSW садржај програмске статусне речи. У коментару навести у којој од фаза дохватања инструкције (IF), декодовања инструкције (ID), извршавања (EX) или опслуживања прекида (IS) се реализује дати циклус. Све инструкције након којих се скаче у прекидну рутину у фази IS врше припрему за скок у одговарајућу прекидну рутину. </p>
-Рб представља редни број циклуса на магистрали, А<sub>15..0</sub> и D<sub>7..0</sub> садржаје адресних линија и линија података у датом циклусу. RD и WR су вредности управљачких сигнала на магистрали. РС представља садржај програмског бројача, IR садржај инструкцијскоr perистра, ТЕМP садржај прихватног регистра операнда или адресе операнда, АСС садржај акумулатора, SP садржај показивача на врх стека и РSW садржај програмске статусне речи. У коментару навести у којој од фаза дохватања инструкције (IF), декодовања инструкције (ID), извршавања (EX) или опслуживања прекида (IS) се реализује дати циклус. Све инструкције након којих се скаче у прекидну рутину у фази IS врше припрему за скок у одговарајућу прекидну рутину.
-</div>

Архитектура рачунара/К Јун 2021 — разлика између измена

Верзија на датум 18. јун 2021. у 16:38

Поставка

Мени за навигацију

Претрага