Архитектура рачунара/К Јун 2021 — разлика између измена
(Додат колоквијум рађен у јуну) |
мНема описа измене |
||
| Ред 3: | Ред 3: | ||
== Поставка == | == Поставка == | ||
<div class="abc-sublist"> | <div class="abc-sublist"> | ||
# '''[7п]''' Посматра се процесор код кога се у корацима за обраду прекида хардверски уместо на стеку perистар РС чува у регистру NPC, а регистар PSW чува у регистру NPSW док се остали регистри не чувају. У регистру IRR jе забележено о ком прекиду се ради. Регистрима NPC, NPSW, IRR je могуhe приступати програмским путем за упис и читање. | # '''[7п]''' Посматра се процесор код кога се у корацима за обраду прекида хардверски уместо на стеку perистар РС чува у регистру NPC, а регистар PSW чува у регистру NPSW док се остали регистри не чувају. У регистру IRR jе забележено о ком прекиду се ради. Регистрима NPC, NPSW, IRR je могуhe приступати програмским путем за упис и читање. Обjаснити шта је све потребно урадити хардверски и софтверски како би се омогућило гнежђење прекида код оваквог процесора | ||
Обjаснити шта је све потребно урадити хардверски и софтверски како би се омогућило гнежђење прекида код оваквог процесора | |||
# '''[8п]''' Нацртати и објаснити шему дела модула који се користи у арбитрацији са праћењем. Шема треба да укључи делове који подржавају и паралелну и серијску арбитрацију, синхронизацију на сигпал такта магистрале и ситнал заузећа магистрале. | # '''[8п]''' Нацртати и објаснити шему дела модула који се користи у арбитрацији са праћењем. Шема треба да укључи делове који подржавају и паралелну и серијску арбитрацију, синхронизацију на сигпал такта магистрале и ситнал заузећа магистрале. | ||
# '''[25п]''' Адресна магистрала процесора jе ширине 16 бита, магистрала података је 8 битова. Садржај дела оперативне меморије је приказан на слици: | # '''[25п]''' Адресна магистрала процесора jе ширине 16 бита, магистрала података је 8 битова. Садржај дела оперативне меморије је приказан на слици: | ||
Верзија на датум 18. јун 2021. у 09:09
Поставка
- [7п] Посматра се процесор код кога се у корацима за обраду прекида хардверски уместо на стеку perистар РС чува у регистру NPC, а регистар PSW чува у регистру NPSW док се остали регистри не чувају. У регистру IRR jе забележено о ком прекиду се ради. Регистрима NPC, NPSW, IRR je могуhe приступати програмским путем за упис и читање. Обjаснити шта је све потребно урадити хардверски и софтверски како би се омогућило гнежђење прекида код оваквог процесора
- [8п] Нацртати и објаснити шему дела модула који се користи у арбитрацији са праћењем. Шема треба да укључи делове који подржавају и паралелну и серијску арбитрацију, синхронизацију на сигпал такта магистрале и ситнал заузећа магистрале.
- [25п] Адресна магистрала процесора jе ширине 16 бита, магистрала података је 8 битова. Садржај дела оперативне меморије је приказан на слици:
| Адреса |
0000h | 0001h | 0002h | 0003h | 0004h | 0005h | 0006h |
0007h | 0008h | 0009h | 000Ah |
|---|---|---|---|---|---|---|---|---|---|---|---|
| Садржај | 02h | 34h | 0Ch | 72h | 12h | 72h | 00h | 03h | 05h | 07h | 00h |
| Адреса | 7200h | 7201h | 7202h | 7203h | 7204h | 7205h | 7206h | 7207h | 7208h | 7209h | 720Ah |
| Садржај | 1Fh | 0Eh | 0Fh | 25h | 09h | 00h | F1h | 21h | 05h | 00h | FFh |
| Адреса | 720Bh | 720Ch | 720Dh | 720Eh | 720Fh | 7210h | 7211h | 7212h | 7213h | 7214h | 7215h |
| Садржај | F3h | FDh | 24h | 34h | 12h | F4h | F5h | FDh | F5h | 34h | 12h |
Процесор поседује 16-битне регистре РС (програмски бројач), SP (показивач на прву слободну локацију стека који расте према вишим адресама), РSW (програмска статусна реч), IVTP (показивач на IV табелу) и регистар АСС (акумулатор). Претпоставити да је пре почетка извршавања главног програма РC=7203h, АСС=2211h, SP=Е000h, IVTР=0000h, а PSW=C001h. Индикатори NZCV се налазе на месту највиша четири бита регистра PSW (PSW15..12), док се бити L1..0 и бит I налазе на месту најнижих битова овог регистра (PSW2..0). Процесор из меморије дохвата податке бајт по бајт.
У току извршавања инструкције DEC по линији IRQM2 долази захтев за спољашњи маскирајући захтев који има највиши приоритет. Овој линији одговара улаз број 2 у IV табели. Све инструкције, осим инструкције RTI, реагују на прекиде и не постоји регистар маске IMR.
Навести секвенцу садржаја на адресној магистрали, магистрали података и контролној магистрали за сваки циклус на магистрали при извршавању главног програма и прекидних рутина којe ћe се извршити. Приликом скока у прекидну рутину на стеку се чувају РС и PSW, тим редоследом.
7203h STOREW ; memorijsko direktno adresiranje
7206h INT #1h ; softverski prekid
7207h DEC ; bezadresno adresiranje
7208h HALT ; zaustavljanje procesora
7209h ...
720Ch РОPW ; skidanje sa steka dva bajta
720Dh LDW #1234h ; nesposredno adresiranje
7210h PUSHW ; stavljanje na stek dva bajta
7211h RTI ; povratak iz prekidne routine
7212h INC ; bezadresno adresiranje
7213h RTI ; povratak iz prekidne routine
7214h ...Решење представити у табели чије заглавље изгледа као на слици:
| Рб | A15..0 | D7..0 | RD | WR | PC |
IR23..16 | IR15..8 | IR7..0 | TEMP15..0 | ACC | SP | PSW | Коменатар |
|---|
Рб представља редни број циклуса на магистрали, А15..0 и D7..0 садржаје адресних линија и линија података у датом циклусу. RD и WR су вредности управљачких сигнала на магистрали. РС представља садржај програмског бројача, IR садржај инструкцијскоr perистра, ТЕМP садржај прихватног регистра операнда или адресе операнда, АСС садржај акумулатора, SP садржај показивача на врх стека и РSW садржај програмске статусне речи. У коментару навести у којој од фаза дохватања инструкције (IF), декодовања инструкције (ID), извршавања (EX) или опслуживања прекида (IS) се реализује дати циклус. Све инструкције након којих се скаче у прекидну рутину у фази IS врше припрему за скок у одговарајућу прекидну рутину.