Архитектура рачунара/К Јун 2021 - Историја измена

KockaAdmiralac: Ima više smisla da se I bit isključi nakon što pošaljemo PSW na stek a ne pre toga

2022-02-04T12:45:46Z

Ima više smisla da se I bit isključi nakon što pošaljemo PSW na stek a ne pre toga

← Старија измена		Верзија на датум 4. фебруар 2022. у 14:45
Ред 156:		Ред 156:
	\| 6 \|\| 7206 \|\| F1 \|\| 1 \|\| 0 \|\| 7207 \|\| F1 \|\| - \|\| - \|\| - \|\| 2211 \|\| E000 \|\| C001 \|\| IF (<code>INT #1h</code>)		\| 6 \|\| 7206 \|\| F1 \|\| 1 \|\| 0 \|\| 7207 \|\| F1 \|\| - \|\| - \|\| - \|\| 2211 \|\| E000 \|\| C001 \|\| IF (<code>INT #1h</code>)
	\|-		\|-
	\| 7 \|\| E000 \|\| 07 \|\| 0 \|\| 1 \|\| 7207 \|\| F1 \|\| - \|\| - \|\| - \|\| 2211 \|\| E000 \|\| ~~C000~~ \|\| IS (<code>INT #1h</code>)		\| 7 \|\| E000 \|\| 07 \|\| 0 \|\| 1 \|\| 7207 \|\| F1 \|\| - \|\| - \|\| - \|\| 2211 \|\| E000 \|\| C001 \|\| IS (<code>INT #1h</code>)
	\|-		\|-
	\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| E001 \|\| \|\| IS (<code>INT #1h</code>)		\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| E001 \|\| \|\| IS (<code>INT #1h</code>)
	\|-		\|-
	\| 8 \|\| E001 \|\| 72 \|\| 0 \|\| 1 \|\| 7207 \|\| F1 \|\| - \|\| - \|\| - \|\| 2211 \|\| E001 \|\| ~~C000~~ \|\| IS (<code>INT #1h</code>)		\| 8 \|\| E001 \|\| 72 \|\| 0 \|\| 1 \|\| 7207 \|\| F1 \|\| - \|\| - \|\| - \|\| 2211 \|\| E001 \|\| C001 \|\| IS (<code>INT #1h</code>)
	\|-		\|-
	\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| E002 \|\| \|\| IS (<code>INT #1h</code>)		\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| E002 \|\| \|\| IS (<code>INT #1h</code>)
	\|-		\|-
	\| 9 \|\| E002 \|\| 01 \|\| 0 \|\| 1 \|\| 7207 \|\| F1 \|\| - \|\| - \|\| - \|\| 2211 \|\| E002 \|\| ~~C000~~ \|\| IS (<code>INT #1h</code>)		\| 9 \|\| E002 \|\| 01 \|\| 0 \|\| 1 \|\| 7207 \|\| F1 \|\| - \|\| - \|\| - \|\| 2211 \|\| E002 \|\| C001 \|\| IS (<code>INT #1h</code>)
	\|-		\|-
	\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| E003 \|\| \|\| IS (<code>INT #1h</code>)		\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| E003 \|\| \|\| IS (<code>INT #1h</code>)
	\|-		\|-
	\| 10 \|\| E003 \|\| C0 \|\| 0 \|\| 1 \|\| 7207 \|\| F1 \|\| - \|\| - \|\| - \|\| 2211 \|\| E003 \|\| ~~C000~~ \|\| IS (<code>INT #1h</code>)		\| 10 \|\| E003 \|\| C0 \|\| 0 \|\| 1 \|\| 7207 \|\| F1 \|\| - \|\| - \|\| - \|\| 2211 \|\| E003 \|\| C001 \|\| IS (<code>INT #1h</code>)
	\|-		\|-
	\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| E004 \|\| \|\| IS (<code>INT #1h</code>)		\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| E004 \|\| \|\| IS (<code>INT #1h</code>)

KockaAdmiralac: da

2021-07-09T18:21:56Z

← Старија измена		Верзија на датум 9. јул 2021. у 20:21
Ред 7:		Ред 7:

	== 2. задатак ==		== 2. задатак ==
	~~{{делимично решено}}~~
	=== Поставка ===		=== Поставка ===
	'''[8п]''' Нацртати и објаснити шему дела модула који се користи у арбитрацији са праћењем. Шема треба да укључи делове који подржавају и паралелну и серијску арбитрацију, синхронизацију на сигпал такта магистрале и ситнал заузећа магистрале.		'''[8п]''' Нацртати и објаснити шему дела модула који се користи у арбитрацији са праћењем. Шема треба да укључи делове који подржавају и паралелну и серијску арбитрацију, синхронизацију на сигпал такта магистрале и ситнал заузећа магистрале.

KockaAdmiralac: Preimenovano

2021-07-09T17:47:48Z

Preimenovano

← Старија измена		Верзија на датум 9. јул 2021. у 19:47
Ред 11:		Ред 11:
	'''[8п]''' Нацртати и објаснити шему дела модула који се користи у арбитрацији са праћењем. Шема треба да укључи делове који подржавају и паралелну и серијску арбитрацију, синхронизацију на сигпал такта магистрале и ситнал заузећа магистрале.		'''[8п]''' Нацртати и објаснити шему дела модула који се користи у арбитрацији са праћењем. Шема треба да укључи делове који подржавају и паралелну и серијску арбитрацију, синхронизацију на сигпал такта магистрале и ситнал заузећа магистрале.
	=== Решење ===		=== Решење ===
	[[Датотека:AR k jun 2021 2. modul arbitracija praćenje.svg\|оквир\|центар\|Шема модула]]		[[Датотека:AR K jun 2021 2. modul arbitracija praćenje.svg\|оквир\|центар\|Шема модула]]

	== 3. задатак ==		== 3. задатак ==

TopOfKeks: /* 2. задатак */

2021-07-09T17:24:32Z

2. задатак

← Старија измена		Верзија на датум 9. јул 2021. у 19:24
Ред 10:		Ред 10:
	=== Поставка ===		=== Поставка ===
	'''[8п]''' Нацртати и објаснити шему дела модула који се користи у арбитрацији са праћењем. Шема треба да укључи делове који подржавају и паралелну и серијску арбитрацију, синхронизацију на сигпал такта магистрале и ситнал заузећа магистрале.		'''[8п]''' Нацртати и објаснити шему дела модула који се користи у арбитрацији са праћењем. Шема треба да укључи делове који подржавају и паралелну и серијску арбитрацију, синхронизацију на сигпал такта магистрале и ситнал заузећа магистрале.
			=== Решење ===
			[[Датотека:AR k jun 2021 2. modul arbitracija praćenje.svg\|оквир\|центар\|Шема модула]]

	== 3. задатак ==		== 3. задатак ==

KockaAdmiralac: Ispravljeni bitovi PSW i formatiranje

2021-07-06T23:11:55Z

Ispravljeni bitovi PSW i formatiranje

Прикажи измене

KockaAdmiralac: Prošli ping je trebalo da bude `<@698953290074816534>`

2021-07-04T11:21:43Z

Prošli ping je trebalo da bude `<@698953290074816534>`

← Старија измена		Верзија на датум 4. јул 2021. у 13:21
Ред 1:		Ред 1:
	{{tocright}}		{{tocright}}
	~~{{нерешено}}~~

	== 1. задатак ==		== 1. задатак ==
			{{делимично решено}}
	=== Поставка ===		=== Поставка ===
	'''[7п]''' Посматра се процесор код кога се у корацима за обраду прекида хардверски уместо на стеку perистар РС чува у регистру NPC, а регистар PSW чува у регистру NPSW док се остали регистри не чувају. У регистру IRR jе забележено о ком прекиду се ради. Регистрима NPC, NPSW, IRR je могуhe приступати програмским путем за упис и читање. Обjаснити шта је све потребно урадити хардверски и софтверски како би се омогућило гнежђење прекида код оваквог процесора		'''[7п]''' Посматра се процесор код кога се у корацима за обраду прекида хардверски уместо на стеку perистар РС чува у регистру NPC, а регистар PSW чува у регистру NPSW док се остали регистри не чувају. У регистру IRR jе забележено о ком прекиду се ради. Регистрима NPC, NPSW, IRR je могуhe приступати програмским путем за упис и читање. Обjаснити шта је све потребно урадити хардверски и софтверски како би се омогућило гнежђење прекида код оваквог процесора

	== 2. задатак ==		== 2. задатак ==
			{{делимично решено}}
	=== Поставка ===		=== Поставка ===
	'''[8п]''' Нацртати и објаснити шему дела модула који се користи у арбитрацији са праћењем. Шема треба да укључи делове који подржавају и паралелну и серијску арбитрацију, синхронизацију на сигпал такта магистрале и ситнал заузећа магистрале.		'''[8п]''' Нацртати и објаснити шему дела модула који се користи у арбитрацији са праћењем. Шема треба да укључи делове који подржавају и паралелну и серијску арбитрацију, синхронизацију на сигпал такта магистрале и ситнал заузећа магистрале.

	== 3. задатак ==		== 3. задатак ==
	=== Поставка ===		=== Поставка ===

TopOfKeks: Rešenje od <@698953290074816534>, format

2021-07-04T11:20:25Z

Rešenje od <@698953290074816534>, format

Прикажи измене

KockaAdmiralac: Čudni neki artefakti

2021-07-01T22:51:32Z

Čudni neki artefakti

← Старија измена		Верзија на датум 2. јул 2021. у 00:51
Ред 6:		Ред 6:
	# '''[7п]''' Посматра се процесор код кога се у корацима за обраду прекида хардверски уместо на стеку perистар РС чува у регистру NPC, а регистар PSW чува у регистру NPSW док се остали регистри не чувају. У регистру IRR jе забележено о ком прекиду се ради. Регистрима NPC, NPSW, IRR je могуhe приступати програмским путем за упис и читање. Обjаснити шта је све потребно урадити хардверски и софтверски како би се омогућило гнежђење прекида код оваквог процесора		# '''[7п]''' Посматра се процесор код кога се у корацима за обраду прекида хардверски уместо на стеку perистар РС чува у регистру NPC, а регистар PSW чува у регистру NPSW док се остали регистри не чувају. У регистру IRR jе забележено о ком прекиду се ради. Регистрима NPC, NPSW, IRR je могуhe приступати програмским путем за упис и читање. Обjаснити шта је све потребно урадити хардверски и софтверски како би се омогућило гнежђење прекида код оваквог процесора
	# '''[8п]''' Нацртати и објаснити шему дела модула који се користи у арбитрацији са праћењем. Шема треба да укључи делове који подржавају и паралелну и серијску арбитрацију, синхронизацију на сигпал такта магистрале и ситнал заузећа магистрале.		# '''[8п]''' Нацртати и објаснити шему дела модула који се користи у арбитрацији са праћењем. Шема треба да укључи делове који подржавају и паралелну и серијску арбитрацију, синхронизацију на сигпал такта магистрале и ситнал заузећа магистрале.
	# ~~<p>~~ '''[25п]''' Адресна магистрала процесора jе ширине 16 бита, магистрала података је 8 битова. Садржај дела оперативне меморије је приказан на слици: ~~</p> <p>~~		# '''[25п]''' Адресна магистрала процесора jе ширине 16 бита, магистрала података је 8 битова. Садржај дела оперативне меморије је приказан на слици:
	{\| class="wikitable" style="vertical-align:middle;"		{\| class="wikitable" style="vertical-align:middle;"
	\|-		\|-
Ред 87:		Ред 87:
	\| 34h		\| 34h
	\| 12h		\| 12h
	\|} ~~</p> <p>~~ Процесор поседује 16-битне регистре РС (програмски бројач), SP (показивач на прву слободну локацију стека који расте према вишим адресама), РSW (програмска статусна реч), IVTP (показивач на IV табелу) и регистар АСС (акумулатор). Претпоставити да је пре почетка извршавања главног програма РC=7203h, АСС=2211h, SP=Е000h, IVTР=0000h, а PSW=C001h. Индикатори NZCV се налазе на месту највиша четири бита регистра PSW (PSW<sub>15..12</sub>), док се бити L<sub>1..0</sub> и бит I налазе на месту најнижих битова овог регистра (PSW<sub>2..0</sub>).~~</p> <p>~~ Процесор из меморије дохвата податке бајт по бајт. У току извршавања инструкције DEC по линији IRQM<sub>2</sub> долази захтев за спољашњи маскирајући захтев који има највиши приоритет. Овој линији одговара улаз број 2 у IV табели. Све инструкције, осим инструкције RTI, реагују на прекиде и не постоји регистар маске IMR.~~</p> <p>~~ Навести секвенцу садржаја на адресној магистрали, магистрали података и контролној магистрали за сваки циклус на магистрали при извршавању главног програма и прекидних рутина којe ћe се извршити. Приликом скока у прекидну рутину на стеку се чувају РС и PSW, тим редоследом. ~~<p>~~ <syntaxhighlight lang="asm">		\|}
			Процесор поседује 16-битне регистре РС (програмски бројач), SP (показивач на прву слободну локацију стека који расте према вишим адресама), РSW (програмска статусна реч), IVTP (показивач на IV табелу) и регистар АСС (акумулатор). Претпоставити да је пре почетка извршавања главног програма РC=7203h, АСС=2211h, SP=Е000h, IVTР=0000h, а PSW=C001h. Индикатори NZCV се налазе на месту највиша четири бита регистра PSW (PSW<sub>15..12</sub>), док се бити L<sub>1..0</sub> и бит I налазе на месту најнижих битова овог регистра (PSW<sub>2..0</sub>).

			Процесор из меморије дохвата податке бајт по бајт. У току извршавања инструкције DEC по линији IRQM<sub>2</sub> долази захтев за спољашњи маскирајући захтев који има највиши приоритет. Овој линији одговара улаз број 2 у IV табели. Све инструкције, осим инструкције RTI, реагују на прекиде и не постоји регистар маске IMR.

			Навести секвенцу садржаја на адресној магистрали, магистрали података и контролној магистрали за сваки циклус на магистрали при извршавању главног програма и прекидних рутина којe ћe се извршити. Приликом скока у прекидну рутину на стеку се чувају РС и PSW, тим редоследом.
			<syntaxhighlight lang="asm">
	7203h STOREW ; memorijsko direktno adresiranje		7203h STOREW ; memorijsko direktno adresiranje
	7206h INT #1h ; softverski prekid		7206h INT #1h ; softverski prekid
Ред 101:		Ред 107:
	7213h RTI ; povratak iz prekidne routine		7213h RTI ; povratak iz prekidne routine
	7214h ...		7214h ...
	</syntaxhighlight> ~~</p> <p>~~ Решење представити у табели чије заглавље изгледа као на слици: ~~</p> <p>~~		</syntaxhighlight>
			Решење представити у табели чије заглавље изгледа као на слици:
	{\| class="wikitable"		{\| class="wikitable"
	\|-		\|-
Ред 118:		Ред 125:
	! PSW		! PSW
	! Коментар		! Коментар
	\|} ~~</p> <p>~~Рб представља редни број циклуса на магистрали, А<sub>15..0</sub> и D<sub>7..0</sub> садржаје адресних линија и линија података у датом циклусу. RD и WR су вредности управљачких сигнала на магистрали. РС представља садржај програмског бројача, IR садржај инструкцијскоr perистра, ТЕМP садржај прихватног регистра операнда или адресе операнда, АСС садржај акумулатора, SP садржај показивача на врх стека и РSW садржај програмске статусне речи. У коментару навести у којој од фаза дохватања инструкције (IF), декодовања инструкције (ID), извршавања (EX) или опслуживања прекида (IS) се реализује дати циклус. Све инструкције након којих се скаче у прекидну рутину у фази IS врше припрему за скок у одговарајућу прекидну рутину. </p>		\|}
			Рб представља редни број циклуса на магистрали, А<sub>15..0</sub> и D<sub>7..0</sub> садржаје адресних линија и линија података у датом циклусу. RD и WR су вредности управљачких сигнала на магистрали. РС представља садржај програмског бројача, IR садржај инструкцијскоr perистра, ТЕМP садржај прихватног регистра операнда или адресе операнда, АСС садржај акумулатора, SP садржај показивача на врх стека и РSW садржај програмске статусне речи. У коментару навести у којој од фаза дохватања инструкције (IF), декодовања инструкције (ID), извршавања (EX) или опслуживања прекида (IS) се реализује дати циклус. Све инструкције након којих се скаче у прекидну рутину у фази IS врше припрему за скок у одговарајућу прекидну рутину. </p>

	[[Категорија:Архитектура рачунара]]		[[Категорија:Архитектура рачунара]]
	[[Категорија:Рокови]]		[[Категорија:Рокови]]

Fedja: nerešeno

2021-06-27T20:27:26Z

nerešeno

← Старија измена		Верзија на датум 27. јун 2021. у 22:27
Ред 1:		Ред 1:
	{{tocright}}		{{tocright}}
			{{нерешено}}

	== Поставка ==		== Поставка ==

TopOfKeks: kategorizacija

2021-06-18T14:44:39Z

kategorizacija

← Старија измена		Верзија на датум 18. јун 2021. у 16:44
Ред 118:		Ред 118:
	! Коментар		! Коментар
	\|} </p> <p>Рб представља редни број циклуса на магистрали, А<sub>15..0</sub> и D<sub>7..0</sub> садржаје адресних линија и линија података у датом циклусу. RD и WR су вредности управљачких сигнала на магистрали. РС представља садржај програмског бројача, IR садржај инструкцијскоr perистра, ТЕМP садржај прихватног регистра операнда или адресе операнда, АСС садржај акумулатора, SP садржај показивача на врх стека и РSW садржај програмске статусне речи. У коментару навести у којој од фаза дохватања инструкције (IF), декодовања инструкције (ID), извршавања (EX) или опслуживања прекида (IS) се реализује дати циклус. Све инструкције након којих се скаче у прекидну рутину у фази IS врше припрему за скок у одговарајућу прекидну рутину. </p>		\|} </p> <p>Рб представља редни број циклуса на магистрали, А<sub>15..0</sub> и D<sub>7..0</sub> садржаје адресних линија и линија података у датом циклусу. RD и WR су вредности управљачких сигнала на магистрали. РС представља садржај програмског бројача, IR садржај инструкцијскоr perистра, ТЕМP садржај прихватног регистра операнда или адресе операнда, АСС садржај акумулатора, SP садржај показивача на врх стека и РSW садржај програмске статусне речи. У коментару навести у којој од фаза дохватања инструкције (IF), декодовања инструкције (ID), извршавања (EX) или опслуживања прекида (IS) се реализује дати циклус. Све инструкције након којих се скаче у прекидну рутину у фази IS врше припрему за скок у одговарајућу прекидну рутину. </p>

			[[Категорија:Архитектура рачунара]]
			[[Категорија:Рокови]]