Архитектура рачунара/К Јул 2021 - Историја измена

KockaAdmiralac: Formatiranje

2023-05-06T00:04:33Z

Formatiranje

← Старија измена		Верзија на датум 6. мај 2023. у 02:04
Ред 1:		Ред 1:
	{{tocright}}		{{tocright}}
	~~{{нерешено}}~~		'''Колоквијум у јулском испитном року 2021. године''' одржан је 8. јула.

	== 1. задатак ==		== 1. задатак ==
			{{делимично решено}}
	=== Поставка ===		=== Поставка ===
	'''(7)''' У регистру PSW постоји неколико бита који се односе на прекиде. У неке од датих бита се може постављати вредност 1, могу се брисати, и може се уписивати вредност.		'''(7)''' У регистру PSW постоји неколико бита који се односе на прекиде. У неке од датих бита се може постављати вредност 1, могу се брисати, и може се уписивати вредност.
Ред 26:		Ред 27:

	=== Решење ===		=== Решење ===
	а. (1) STORE, LOAD;		<div class="abc-list">
			#
	(2) OUT, IN		#* (1) STORE, LOAD;
			#* (2) OUT, IN
			#
	б. (1) Само на основу бита адресе.		#* (1) Само на основу бита адресе.
			#* (2) На основу бита адресе и сигнала <math>M/\overline{IO}</math>.
	(2) На основу бита адресе и сигнала <math>M/\overline{IO}</math>.		</div>

	== 3. задатак ==		== 3. задатак ==
			{{делимично решено}}
	=== Поставка ===		=== Поставка ===
	'''(25)''' Адресна магистрала процесора као и магистрала података је 16-битна. Садржај дела оперативне меморије је приказан на слици:		'''(25)''' Адресна магистрала процесора као и магистрала података је 16-битна. Садржај дела оперативне меморије је приказан на слици:
Ред 82:		Ред 84:

	=== Решење ===		=== Решење ===
			<div class="abc-list">
			# Решење дато у табели испод.
			# НЕДОСТАЈЕ
			# Како архитектура А за секвенцу инструкција из дела под а користи двобајтно читање 6 пута и завршава дату секвенцу са 20 читања, закључујемо да би архитектури Б требало 26 читања. Резултат је 20/26.
			</div>

	~~[[Категорија:Архитектура рачунара]]~~
	~~[[Категорија:Рокови]]~~

	а)
	{\| class="wikitable"		{\| class="wikitable"
	\|+ Табела 4: решење дела под а.		\|+ Табела 4: решење дела под а.
Ред 148:		Ред 151:
	\|}		\|}

	~~б) НЕДОСТАЈЕ~~		[[Категорија:Архитектура рачунара]]
			[[Категорија:Рокови]]

	в) Како архитектура А за секвенцу инструкција из дела а. користи двобајтно читање 6 пута и завршава дату секвенцу са 20 читања, закључујемо да би архитектури Б требало 26 читања. Резултат је 20/26.

BogdanW3: /* Форматирање решења за 2. */

2023-05-05T20:55:25Z

Форматирање решења за 2.

← Старија измена		Верзија на датум 5. мај 2023. у 22:55
Ред 26:		Ред 26:

	=== Решење ===		=== Решење ===
	а. (1) STORE, LOAD; (2) OUT, IN		а. (1) STORE, LOAD;
	б. (1) Само на основу бита адресе. (2) На основу бита адресе и сигнала <math>M/\overline{IO}</math>.
			(2) OUT, IN


			б. (1) Само на основу бита адресе.

			(2) На основу бита адресе и сигнала <math>M/\overline{IO}</math>.

	== 3. задатак ==		== 3. задатак ==

BogdanW3: /* Решење 2. задатка */

2023-05-05T20:53:39Z

Решење 2. задатка

← Старија измена		Верзија на датум 5. мај 2023. у 22:53
Ред 26:		Ред 26:

	=== Решење ===		=== Решење ===
			а. (1) STORE, LOAD; (2) OUT, IN
			б. (1) Само на основу бита адресе. (2) На основу бита адресе и сигнала <math>M/\overline{IO}</math>.

	== 3. задатак ==		== 3. задатак ==

BogdanW3: /* Решење, 3. задатак под а и в */

2023-05-05T20:48:29Z

Решење, 3. задатак под а и в

← Старија измена		Верзија на датум 5. мај 2023. у 22:48
Ред 77:		Ред 77:
	[[Категорија:Архитектура рачунара]]		[[Категорија:Архитектура рачунара]]
	[[Категорија:Рокови]]		[[Категорија:Рокови]]

			а)
			{\| class="wikitable"
			\|+ Табела 4: решење дела под а.
			\| Рб \|\| A<sub>15..0</sub> \|\| D<sub>15..8</sub> \|\| D<sub>7..0</sub> \|\| RD \|\| WR \|\| W \|\| PC \|\| IR<sub>23:16</sub> \|\| IR<sub>15:8</sub> \|\| IR<sub>7:0</sub> \|\| TMP<sub>15..0</sub> \|\| ACC \|\| SP \|\| Коментар
			\|-
			\| 1 \|\| 1001 \|\| 0F \|\| / \|\| 1 \|\| 0 \|\| 0 \|\| 1002 \|\| 0F \|\| / \|\| / \|\| / \|\| FFFF \|\| E000 \|\| IF (ANDB)
			\|-
			\| 2 \|\| 1002 \|\| / \|\| 0E \|\| 1 \|\| 0 \|\| 0 \|\| 1003 \|\| 0F \|\| 0E \|\| / \|\| / \|\| FFFF \|\| E000 \|\| IF (ANDB)
			\|-
			\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| 0F \|\| 0E \|\| / \|\| 0E \|\| FFFF \|\| E000 \|\| ID (ANDB)
			\|-
			\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| 0F \|\| 0E \|\| / \|\| 0E \|\| FF0E \|\| E000 \|\| IE (ANDB)
			\|-
			\| 3 \|\| 1003 \|\| 25 \|\| / \|\| 1 \|\| 0 \|\| 0 \|\| 1004 \|\| 25 \|\| / \|\| / \|\| / \|\| FF0E \|\| E000 \|\| IF (STOREW)
			\|-
			\| 4 \|\| 1004 \|\| 00 \|\| 08 \|\| 1 \|\| 0 \|\| 1 \|\| 1006 \|\| 25 \|\| 08 \|\| 00 \|\| / \|\| FF0E \|\| E000 \|\| IF (STOREW)
			\|-
			\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| 25 \|\| 08 \|\| 00 \|\| 0008 \|\| FF0E \|\| E000 \|\| ID (STOREW)
			\|-
			\| 5 \|\| 0008 \|\| FF \|\| 0E \|\| 0 \|\| 1 \|\| 1 \|\| 1006 \|\| 25 \|\| 08 \|\| 00 \|\| 0008 \|\| FF0E \|\| E000 \|\| IE (STOREW)
			\|-
			\| 6 \|\| 1006 \|\| / \|\| F0 \|\| 1 \|\| 0 \|\| 0 \|\| 1007 \|\| F0 \|\| / \|\| / \|\| / \|\| FF0E \|\| E000 \|\| IF (INT)
			\|-
			\| 7 \|\| 1007 \|\| 02 \|\| / \|\| 1 \|\| 0 \|\| 0 \|\| 1008 \|\| F0 \|\| 02 \|\| / \|\| / \|\| FF0E \|\| E000 \|\| IF (INT)
			\|-
			\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| F0 \|\| 02 \|\| / \|\| 02 \|\| FF0E \|\| E000 \|\| ID (INT)
			\|-
			\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| F0 \|\| 02 \|\| / \|\| 02 \|\| FF0E \|\| E000 \|\| IE (INT)
			\|-
			\| 8 \|\| E000 \|\| 50 \|\| 50 \|\| 0 \|\| 1 \|\| 1 \|\| 1008 \|\| F0 \|\| 02 \|\| / \|\| 02 \|\| FF0E \|\| E002 \|\| IS (INT)
			\|-
			\| 9 \|\| E002 \|\| 10 \|\| 08 \|\| 0 \|\| 1 \|\| 1 \|\| 1008 \|\| F0 \|\| 02 \|\| / \|\| 02 \|\| FF0E \|\| E004 \|\| IS (INT)
			\|-
			\| 10 \|\| 0005 \|\| 11 \|\| / \|\| 1 \|\| 0 \|\| 0 \|\| 1008 \|\| F0 \|\| 02 \|\| / \|\| 11 \|\| FF0E \|\| E004 \|\| IS (INT)
			\|-
			\| 11 \|\| 0006 \|\| / \|\| 10 \|\| 1 \|\| 0 \|\| 0 \|\| 1011 \|\| F0 \|\| 02 \|\| / \|\| 1011 \|\| FF0E \|\| E004 \|\| IS (INT)
			\|-
			\| 12 \|\| 1011 \|\| FD \|\| / \|\| 1 \|\| 0 \|\| 0 \|\| 1012 \|\| FD \|\| / \|\| / \|\| / \|\| FF0E \|\| E004 \|\| IF (INC)
			\|-
			\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| / \|\| / \|\| / \|\| FF0F \|\| E004 \|\| IE (INC)
			\|-
			\| 13 \|\| 1012 \|\| / \|\| F4 \|\| 1 \|\| 0 \|\| 0 \|\| 1013 \|\| F4 \|\| / \|\| / \|\| / \|\| FF0F \|\| E004 \|\| IF (RTI)
			\|-
			\| 14 \|\| E002 \|\| 10 \|\| 08 \|\| 1 \|\| 0 \|\| 1 \|\| 1008 \|\| F4 \|\| / \|\| / \|\| 1008 \|\| FF0F \|\| E002 \|\| IE (RTI)
			\|-
			\| 15 \|\| E000 \|\| 50 \|\| 50 \|\| 1 \|\| 0 \|\| 1 \|\| 1008 \|\| F4 \|\| / \|\| / \|\| 5050 \|\| FF0F \|\| E000 \|\| IE (RTI)
			\|-
			\| 16 \|\| 1008 \|\| / \|\| 11 \|\| 1 \|\| 0 \|\| 0 \|\| 1009 \|\| 11 \|\| / \|\| / \|\| / \|\| FF0F \|\| E000 \|\| IF (STOREB)
			\|-
			\| 17 \|\| 1009 \|\| 07 \|\| / \|\| 1 \|\| 0 \|\| 0 \|\| 100A \|\| 11 \|\| 07 \|\| / \|\| / \|\| FF0F \|\| E000 \|\| IF( STOREB)
			\|-
			\| 18 \|\| 100A \|\| / \|\| 00 \|\| 1 \|\| 0 \|\| 0 \|\| 100B \|\| 11 \|\| 07 \|\| 00 \|\| / \|\| FF0F \|\| E000 \|\| IF (STOREB)
			\|-
			\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| 11 \|\| 07 \|\| 00 \|\| 0007 \|\| FF0F \|\| E000 \|\| ID (STOREB)
			\|-
			\| 19 \|\| 0007 \|\| 0F \|\| / \|\| 0 \|\| 1 \|\| 0 \|\| 100B \|\| 11 \|\| 07 \|\| 00 \|\| 0007 \|\| FF0F \|\| E000 \|\| IE (STOREB)
			\|-
			\| 20 \|\| 100B \|\| FF \|\| / \|\| 1 \|\| 0 \|\| 0 \|\| 100C \|\| FF \|\| / \|\| / \|\| / \|\| FF0F \|\| E000 \|\| IF (HALT)
			\|-
			\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| \|\| / \|\| / \|\| / \|\| FF0F \|\| E000 \|\| IE (HALT)
			\|}

			б) НЕДОСТАЈЕ


			в) Како архитектура А за секвенцу инструкција из дела а. користи двобајтно читање 6 пута и завршава дату секвенцу са 20 читања, закључујемо да би архитектури Б требало 26 читања. Резултат је 20/26.

KockaAdmiralac: Odeljci za rešenja

2021-07-10T15:46:17Z

Odeljci za rešenja

← Старија измена		Верзија на датум 10. јул 2021. у 17:46
Ред 3:		Ред 3:

	== 1. задатак ==		== 1. задатак ==
			=== Поставка ===
	'''(7)''' У регистру PSW постоји неколико бита који се односе на прекиде. У неке од датих бита се може постављати вредност 1, могу се брисати, и може се уписивати вредност.		'''(7)''' У регистру PSW постоји неколико бита који се односе на прекиде. У неке од датих бита се може постављати вредност 1, могу се брисати, и може се уписивати вредност.
	<div class="abc-list">		<div class="abc-list">
Ред 13:		Ред 14:
	\| \|\| \|\|		\| \|\| \|\|
	\|}		\|}

			=== Решење ===

	== 2. задатак ==		== 2. задатак ==
			=== Поставка ===
	'''(8)''' Адресирање регистара контролера улазно/излазних уређаја може да се реализује на два начина, па у зависности од тога како је то реализовано постоје (1) системи код којих је улазно/излазни адресни простор меморијски пресликан и (2) системи код којих су улазно/излазни и меморијски адресни простори раздвојени.		'''(8)''' Адресирање регистара контролера улазно/излазних уређаја може да се реализује на два начина, па у зависности од тога како је то реализовано постоје (1) системи код којих је улазно/излазни адресни простор меморијски пресликан и (2) системи код којих су улазно/излазни и меморијски адресни простори раздвојени.
	<div class="abc-list">		<div class="abc-list">
Ред 20:		Ред 24:
	# Објаснити како у случајевима (1) и (2) контролери меморије и улазно/излазних уређаја утврђују ко од њих треба као слуга да реализују<sup>[sic]</sup> циклус на магистрали инициран од стране процесора као газде.		# Објаснити како у случајевима (1) и (2) контролери меморије и улазно/излазних уређаја утврђују ко од њих треба као слуга да реализују<sup>[sic]</sup> циклус на магистрали инициран од стране процесора као газде.
	</div>		</div>

			=== Решење ===

	== 3. задатак ==		== 3. задатак ==
			=== Поставка ===
	'''(25)''' Адресна магистрала процесора као и магистрала података је 16-битна. Садржај дела оперативне меморије је приказан на слици:		'''(25)''' Адресна магистрала процесора као и магистрала података је 16-битна. Садржај дела оперативне меморије је приказан на слици:
	{\| class="wikitable"		{\| class="wikitable"
Ред 53:		Ред 60:
	...		...
	</syntaxhighlight>		</syntaxhighlight>
	#: Решење представити у табели чије заглавље изгледа као на слици: (Табела 1)		#: Решење представити у табели чије заглавље изгледа као на слици: (Табела 3)
	#: Рб представља редни број циклуса на магистрали, A<sub>15..0</sub> и D<sub>15..0</sub> садржаје адресних линија и линија података у датом циклусу. RD, WR и W (означава да се приступа по два бајта податка почев од парне адресе) су вредности управљачких сигнала на магистрали. PC представља садржај програмског бројача, IR садржај инструкцијског регистра, TMP садржај прихватног регистра операнда или адресе операнда, ACC садржај акумулатора и SP садржај показивача на врх стека. О вредности регистра PSW не треба водити евиденцију (сматрати да се не мења). У коментару навести у којој од фаза се реализује дати циклус: дохватања инструкције (IF), декодовања инструкције (ID), извршавања операције (EX) или обрада прекида (IS).		#: Рб представља редни број циклуса на магистрали, A<sub>15..0</sub> и D<sub>15..0</sub> садржаје адресних линија и линија података у датом циклусу. RD, WR и W (означава да се приступа по два бајта податка почев од парне адресе) су вредности управљачких сигнала на магистрали. PC представља садржај програмског бројача, IR садржај инструкцијског регистра, TMP садржај прихватног регистра операнда или адресе операнда, ACC садржај акумулатора и SP садржај показивача на врх стека. О вредности регистра PSW не треба водити евиденцију (сматрати да се не мења). У коментару навести у којој од фаза се реализује дати циклус: дохватања инструкције (IF), декодовања инструкције (ID), извршавања операције (EX) или обрада прекида (IS).
	# Детаљно нацртати како би се повезали модули M0 и M1 на задату магистралу. Повезивање процесора на магистралу није потребно цртати. Означити све ширине сигнала.		# Детаљно нацртати како би се повезали модули M0 и M1 на задату магистралу. Повезивање процесора на магистралу није потребно цртати. Означити све ширине сигнала.
Ред 61:		Ред 68:

	{\| class="wikitable"		{\| class="wikitable"
	\|+ Табела 1: Заглавље решења дела под а.		\|+ Табела 3: Заглавље решења дела под а.
	\| Рб \|\| A<sub>15..0</sub> \|\| D<sub>15..8</sub> \|\| D<sub>7..0</sub> \|\| RD \|\| WR \|\| W \|\| PC \|\| IR<sub>23:16</sub> \|\| IR<sub>15:8</sub> \|\| IR<sub>7:0</sub> \|\| TMP<sub>15..0</sub> \|\| ACC \|\| SP \|\| Коментар		\| Рб \|\| A<sub>15..0</sub> \|\| D<sub>15..8</sub> \|\| D<sub>7..0</sub> \|\| RD \|\| WR \|\| W \|\| PC \|\| IR<sub>23:16</sub> \|\| IR<sub>15:8</sub> \|\| IR<sub>7:0</sub> \|\| TMP<sub>15..0</sub> \|\| ACC \|\| SP \|\| Коментар
	\|-		\|-
	\|}		\|}

			=== Решење ===

	[[Категорија:Архитектура рачунара]]		[[Категорија:Архитектура рачунара]]
	[[Категорија:Рокови]]		[[Категорија:Рокови]]

KockaAdmiralac: Ispravljena lista

2021-07-10T15:43:02Z

Ispravljena lista

← Старија измена		Верзија на датум 10. јул 2021. у 17:43
Ред 40:		Ред 40:
	<div class="abc-list">		<div class="abc-list">
	# Навести секвенцу садржаја на адресној магистрали, магистрали података и контролној магистрали за сваки циклус на магистрали при извршавању главног програма и прекидне рутине. Приликом скока у прекидну рутину на стеку се чувају PSW и PC, тим редоследом. Инструкције које оперишу са осмобитним подацима акумулатора користе нижих осам бита акумулатора, док се виших осам битова не мењају.		# Навести секвенцу садржаја на адресној магистрали, магистрали података и контролној магистрали за сваки циклус на магистрали при извршавању главног програма и прекидне рутине. Приликом скока у прекидну рутину на стеку се чувају PSW и PC, тим редоследом. Инструкције које оперишу са осмобитним подацима акумулатора користе нижих осам бита акумулатора, док се виших осам битова не мењају.
	{\|		#: <syntaxhighlight lang="asm">
	~~\| адреса \|\| инструкција \|\| \|\| коментар~~		1001h \|\| ANDB \|\| #0Eh \|\| ; neposredno adresiranje
	\|-		1003h \|\| STOREW \|\| 0008h \|\| ; memorijsko direktno adresiranje
	\| 1001h \|\| ANDB \|\| #0Eh \|\| ; neposredno adresiranje		1006h \|\| INT \|\| #2h \|\| ; softverski prekid
	\|-		1008h \|\| STORES \|\| 0007h \|\| ; memorijsko direktno adresiranje
	\| 1003h \|\| STOREW \|\| 0008h \|\| ; memorijsko direktno adresiranje		100Bh \|\| HALT \|\| \|\| ; zaustavljanje procesora
	\|-		100Ch \|\| ...
	\| 1006h \|\| INT \|\| #2h \|\| ; softverski prekid		...
	\|-		1010h \|\| NOT \|\| \|\| ; bezadresno adresiranje
	\| 1008h \|\| STORES \|\| 0007h \|\| ; memorijsko direktno adresiranje		1011h \|\| INC \|\| \|\| ; bezadresno adresiranje
	\|-		1012h \|\| RTI \|\| \|\| ; povratak iz potprograma
	\| 100Bh \|\| HALT \|\| \|\| ; zaustavljanje procesora		...
	\|-		</syntaxhighlight>
	\| 100Ch \|\| ...		#: Решење представити у табели чије заглавље изгледа као на слици: (Табела 1)
	\|-		#: Рб представља редни број циклуса на магистрали, A<sub>15..0</sub> и D<sub>15..0</sub> садржаје адресних линија и линија података у датом циклусу. RD, WR и W (означава да се приступа по два бајта податка почев од парне адресе) су вредности управљачких сигнала на магистрали. PC представља садржај програмског бројача, IR садржај инструкцијског регистра, TMP садржај прихватног регистра операнда или адресе операнда, ACC садржај акумулатора и SP садржај показивача на врх стека. О вредности регистра PSW не треба водити евиденцију (сматрати да се не мења). У коментару навести у којој од фаза се реализује дати циклус: дохватања инструкције (IF), декодовања инструкције (ID), извршавања операције (EX) или обрада прекида (IS).
	\| ...		# Детаљно нацртати како би се повезали модули M0 и M1 на задату магистралу. Повезивање процесора на магистралу није потребно цртати. Означити све ширине сигнала.
	\|-		# Колико је релативно убрзање извршавања дате секвенце инструкција под а) на задатој архитектури магистрале и процесора (архитектура А), у односу да магистрала и процесор подржавају само циклусе уписа и читања од једног бајта (архитектура Б)?
	\|		Резултат дати као: <code>број циклуса (архитектура А)/број циклуса (архитектура Б)</code>
	\|-		</div>
	\| 1010h \|\| NOT \|\| \|\| ; bezadresno adresiranje
	\|-
	\| 1011h \|\| INC \|\| \|\| ; bezadresno adresiranje
	\|-
	\| 1012h \|\| RTI \|\| \|\| ; povratak iz potprograma
	\|-
	\| ...
	\|}
	Решење представити у табели чије заглавље изгледа као на слици:
	{\| class="wikitable"		{\| class="wikitable"
			\|+ Табела 1: Заглавље решења дела под а.
	\| Рб \|\| A<sub>15..0</sub> \|\| D<sub>15..8</sub> \|\| D<sub>7..0</sub> \|\| RD \|\| WR \|\| W \|\| PC \|\| IR<sub>23:16</sub> \|\| IR<sub>15:8</sub> \|\| IR<sub>7:0</sub> \|\| TMP<sub>15..0</sub> \|\| ACC \|\| SP \|\| Коментар		\| Рб \|\| A<sub>15..0</sub> \|\| D<sub>15..8</sub> \|\| D<sub>7..0</sub> \|\| RD \|\| WR \|\| W \|\| PC \|\| IR<sub>23:16</sub> \|\| IR<sub>15:8</sub> \|\| IR<sub>7:0</sub> \|\| TMP<sub>15..0</sub> \|\| ACC \|\| SP \|\| Коментар
	\|-		\|-
	\|}		\|}
	Рб представља редни број циклуса на магистрали, A<sub>15..0</sub> и D<sub>15..0</sub> садржаје адресних линија и линија података у датом циклусу. RD, WR и W (означава да се приступа по два бајта податка почев од парне адресе) су вредности управљачких сигнала на магистрали. PC представља садржај програмског бројача, IR садржај инструкцијског регистра, TMP садржај прихватног регистра операнда или адресе операнда, ACC садржај акумулатора и SP садржај показивача на врх стека. О вредности регистра PSW не треба водити евиденцију (сматрати да се не мења). У коментару навести у којој од фаза се реализује дати циклус: дохватања инструкције (IF), декодовања инструкције (ID), извршавања операције (EX) или обрада прекида (IS). </div>
	~~<ol start="2" style="list-style-type: lower-alpha;">~~
	<li>Детаљно нацртати како би се повезали модули M0 и M1 на задату магистралу. Повезивање процесора на магистралу није потребно цртати. Означити све ширине сигнала.</li>
	<li> Колико је релативно убрзање извршавања дате секвенце инструкција под а) на задатој архитектури магистрале и процесора (архитектура А), у односу да магистрала и процесор подржавају само циклусе уписа и читања од једног бајта (архитектура Б)?
	~~Резултат дати као: <code>број циклуса (архитектура А)/број циклуса (архитектура Б)</code> </li>~~
	~~</ol>~~

	[[Категорија:Архитектура рачунара]]		[[Категорија:Архитектура рачунара]]
	[[Категорија:Рокови]]		[[Категорија:Рокови]]

TopOfKeks: /* 3. задатак */ dirty fix

2021-07-08T11:50:34Z

3. задатак: dirty fix

← Старија измена		Верзија на датум 8. јул 2021. у 13:50
Ред 72:		Ред 72:
	\|-		\|-
	\|}		\|}
	Рб представља редни број циклуса на магистрали, A<sub>15..0</sub> и D<sub>15..0</sub> садржаје адресних линија и линија података у датом циклусу. RD, WR и W (означава да се приступа по два бајта податка почев од парне адресе) су вредности управљачких сигнала на магистрали. PC представља садржај програмског бројача, IR садржај инструкцијског регистра, TMP садржај прихватног регистра операнда или адресе операнда, ACC садржај акумулатора и SP садржај показивача на врх стека. О вредности регистра PSW не треба водити евиденцију (сматрати да се не мења). У коментару навести у којој од фаза се реализује дати циклус: дохватања инструкције (IF), декодовања инструкције (ID), извршавања операције (EX) или обрада прекида (IS).		Рб представља редни број циклуса на магистрали, A<sub>15..0</sub> и D<sub>15..0</sub> садржаје адресних линија и линија података у датом циклусу. RD, WR и W (означава да се приступа по два бајта податка почев од парне адресе) су вредности управљачких сигнала на магистрали. PC представља садржај програмског бројача, IR садржај инструкцијског регистра, TMP садржај прихватног регистра операнда или адресе операнда, ACC садржај акумулатора и SP садржај показивача на врх стека. О вредности регистра PSW не треба водити евиденцију (сматрати да се не мења). У коментару навести у којој од фаза се реализује дати циклус: дохватања инструкције (IF), декодовања инструкције (ID), извршавања операције (EX) или обрада прекида (IS). </div>
	# Детаљно нацртати како би се повезали модули M0 и M1 на задату магистралу. Повезивање процесора на магистралу није потребно цртати. Означити све ширине сигнала.		<ol start="2" style="list-style-type: lower-alpha;">
	# Колико је релативно убрзање извршавања дате секвенце инструкција под а) на задатој архитектури магистрале и процесора (архитектура А), у односу да магистрала и процесор подржавају само циклусе уписа и читања од једног бајта (архитектура Б)?		<li>Детаљно нацртати како би се повезали модули M0 и M1 на задату магистралу. Повезивање процесора на магистралу није потребно цртати. Означити све ширине сигнала.</li>
	Резултат дати као: <code>број циклуса (архитектура А)/број циклуса (архитектура Б)</code>		<li> Колико је релативно убрзање извршавања дате секвенце инструкција под а) на задатој архитектури магистрале и процесора (архитектура А), у односу да магистрала и процесор подржавају само циклусе уписа и читања од једног бајта (архитектура Б)?
	</~~div~~>		Резултат дати као: <code>број циклуса (архитектура А)/број циклуса (архитектура Б)</code> </li>
			</ol>

	[[Категорија:Архитектура рачунара]]		[[Категорија:Архитектура рачунара]]
	[[Категорија:Рокови]]		[[Категорија:Рокови]]

Fedja: postavka

2021-07-08T11:27:08Z

postavka

Нова страница

{{tocright}}
{{нерешено}}

== 1. задатак ==
'''(7)''' У регистру PSW постоји неколико бита који се односе на прекиде. У неке од датих бита се може постављати вредност 1, могу се брисати, и може се уписивати вредност.
<div class="abc-list">
# Назначити све бите регистра PSW који се односе на прекиде и објаснити чему који бит намењен. Назначити на основу чега се одређује број појединих бита.
# За сваки од ових бита назначити у којим се ситуацијама њихова вредност мења (поставља, брише, уписује). Одговор дати табеларно.
</div>
{| class="wikitable"
! Бити регистра PSW !! Мењање (постављање, брисање, уписивање) !! Ситуација у којој се мења
|-
| || ||
|}

== 2. задатак ==
'''(8)''' Адресирање регистара контролера улазно/излазних уређаја може да се реализује на два начина, па у зависности од тога како је то реализовано постоје (1) системи код којих је улазно/излазни адресни простор меморијски пресликан и (2) системи код којих су улазно/излазни и меморијски адресни простори раздвојени.
<div class="abc-list">
# Објаснити које се инструкције користе за упис и читање регистара контролера улазно/излазних уређаја у случајевима (1) и (2).
# Објаснити како у случајевима (1) и (2) контролери меморије и улазно/излазних уређаја утврђују ко од њих треба као слуга да реализују<sup>[sic]</sup> циклус на магистрали инициран од стране процесора као газде.
</div>

== 3. задатак ==
'''(25)''' Адресна магистрала процесора као и магистрала података је 16-битна. Садржај дела оперативне меморије је приказан на слици:
{| class="wikitable"
| Адреса || 0000h || 0001h || 0002h || 0003h || 0004h || 0005h || 0006h || 0007h || 0008h || 0009h || 000Ah
|-
| Садржај || 02h || 10h || 00h || 10h || 10h || 11h || 10h || F2h || 0Eh || FFh || 00h
|-
| Адреса || 1000h || 1001h || 1002h || 1003h || 1004h || 1005h || 1006h || 1007h || 1008h || 1009h || 100Ah
|-
| Садржај || 1Fh || 0Fh || 0Eh || 25h || 08h || 00h || F0h || 02h || 11h || 07h || 00h
|-
| Адреса || 100Bh || 100Ch || 100Dh || 100Eh || 100Fh || 1010h || 1011h || 1012h || 1013h || 1014h || 1015h
|-
| Садржај || FFh || FFh || 00h || FFh || F8h || F3h || FDh || F4h || 09h || F0h || F4h
|}
Процесор поседује 16-битне регистре PC (програмски бројач), SP (показивач на прву слободну локацију стека који расте према вишим адресама), PSW (програмска статусна реч) и регистар ACC (акумулатор). Претпоставити да је пре почетка извршавања главног програма PC = 1001h, ACC = FFFFh, SP = E000h, IVTP=1h, а PSW = 5050h. Процесор из меморије дохвата инструкције бајт по бајт. Оперативна меморија је сачињена од два модула (M0 и M1) исте величине, а ширина меморијске речи је 8 бита. Један меморијски модул (M0) је повезан на линије D<sub>7..0</sub>, а други меморијски модул (M1) на линије D<sub>15..8</sub> магистрале података. Модуле M0 садржи марне, а модул M1 непарне адресе. Адресирање је на нивоу података дужине 8 и 16 бита. Подаци и адресе дужине 16 бита се у меморију смештају тако да се на нижу локацију смешта нижи бајт. Приступ (упис/читање) до једног бајта податка траје један циклус на магистрали. Приступ (упис/читање) до два бајта податка почев од меморијске локације са парном адресом траје један циклус на магистрали, а почев од непарне адресе траје две циклуса на магистрали.
Фаза читања инструкције започиње увек читањем једног бајта - прог бајта инструкције. На основу првог бајта инструкције, процесор зна колика је дужина инструкције и може да оптимизује број циклуса на магистрали, тако да у наставку довлачења инструкције може, али не мора, да чита инструкцију бајт по бајт.
<div class="abc-list">
# Навести секвенцу садржаја на адресној магистрали, магистрали података и контролној магистрали за сваки циклус на магистрали при извршавању главног програма и прекидне рутине. Приликом скока у прекидну рутину на стеку се чувају PSW и PC, тим редоследом. Инструкције које оперишу са осмобитним подацима акумулатора користе нижих осам бита акумулатора, док се виших осам битова не мењају.
{|
| адреса || инструкција || || коментар
|-
| 1001h || ANDB || #0Eh || ; neposredno adresiranje
|-
| 1003h || STOREW || 0008h || ; memorijsko direktno adresiranje
|-
| 1006h || INT || #2h || ; softverski prekid
|-
| 1008h || STORES || 0007h || ; memorijsko direktno adresiranje
|-
| 100Bh || HALT || || ; zaustavljanje procesora
|-
| 100Ch || ...
|-
| ...
|-
|
|-
| 1010h || NOT || || ; bezadresno adresiranje
|-
| 1011h || INC || || ; bezadresno adresiranje
|-
| 1012h || RTI || || ; povratak iz potprograma
|-
| ...
|}
Решење представити у табели чије заглавље изгледа као на слици:
{| class="wikitable"
| Рб || A<sub>15..0</sub> || D<sub>15..8</sub> || D<sub>7..0</sub> || RD || WR || W || PC || IR<sub>23:16</sub> || IR<sub>15:8</sub> || IR<sub>7:0</sub> || TMP<sub>15..0</sub> || ACC || SP || Коментар
|-
|}
Рб представља редни број циклуса на магистрали, A<sub>15..0</sub> и D<sub>15..0</sub> садржаје адресних линија и линија података у датом циклусу. RD, WR и W (означава да се приступа по два бајта податка почев од парне адресе) су вредности управљачких сигнала на магистрали. PC представља садржај програмског бројача, IR садржај инструкцијског регистра, TMP садржај прихватног регистра операнда или адресе операнда, ACC садржај акумулатора и SP садржај показивача на врх стека. О вредности регистра PSW не треба водити евиденцију (сматрати да се не мења). У коментару навести у којој од фаза се реализује дати циклус: дохватања инструкције (IF), декодовања инструкције (ID), извршавања операције (EX) или обрада прекида (IS).
# Детаљно нацртати како би се повезали модули M0 и M1 на задату магистралу. Повезивање процесора на магистралу није потребно цртати. Означити све ширине сигнала.
# Колико је релативно убрзање извршавања дате секвенце инструкција под а) на задатој архитектури магистрале и процесора (архитектура А), у односу да магистрала и процесор подржавају само циклусе уписа и читања од једног бајта (архитектура Б)?
Резултат дати као: <code>број циклуса (архитектура А)/број циклуса (архитектура Б)</code>
</div>

[[Категорија:Архитектура рачунара]]
[[Категорија:Рокови]]