SI Wiki - Кориснички доприноси [sr]

Програмски преводиоци 1/Јануар 2018

2024-06-25T09:21:59Z

Gase273: /* Rešenje */

{{tocright}}
'''Ispit u januarskom roku 2018. godine''' održan je 28. januara. Postavka roka je dostupna [http://ir4pp1.etf.rs/Rokovi/2021-2022/pp1-januar-2021-22.pdf sa stranice predmeta.]

== 1. zadatak ==
=== Postavka ===
Data gramatika sa skupom terminala {+ - N * X ↑} opisuje polinom (na primer -5*X↑2+3*X-1).
<div class="abc-list">
# Transformisati gramatiku u LL(1) gramatiku.
# Dodati LL(1) gramatici attribute da se izračuna vrednost polinoma za zadatu vrednost X. Pri tome, zadata vrednost X se prosleđuje kao nasleđeni atribut <code>x</code> neterminala <P><sub>x,y</sub>, a vrednost polinoma treba da se dobije kao sintetizovani atribut y istog neterminala. Dodatno, terminal N<sub>k</sub> ima atribut <code>k</code> koji predstavlja celobrojnu vrednost. Ostali terminali nemaju atribute.
# Za LL(1) gramatiku sa atributima dobijenu pod b) prikazati delove parsera na principu rekurzivnog spusta: proceduru main i delove parsera koji odgovaraju smenama za neterminale <P> i <XnaN>. Ostatak parsera ne navoditi. Koristiti funkciju advance(attr) koja vraća kao rezultat sledeći token sa ulaza i dodatno vraća kroz parameter attr vrednost atributa tog tokena (0 ako token nema atribut).
</div>
# <P> → <P> <T>
# <P> → <T>
# <T> → + N <XnaN>
# <T> → - N <XnaN>
# <XnaN> → * X
# <XnaN> → * X ↑ N
# <XnaN> → ε

=== Rešenje ===
# <P><sub>x,y</sub> → <T><sub>x<sub>1</sub>,y<sub>1</sub></sub> <P'><sub>x<sub>2</sub>,y<sub>2</sub></sub>
#: SELECT(1) = {+, -}
#: <math>x_1 \larr x</math>
#: <math>x_2 \larr x</math>
#: <math>y \larr y_1 + y_2</math>
# <P'><sub>x,y</sub> → <T><sub>x<sub>1</sub>,y<sub>1</sub></sub> <P'><sub>x<sub>2</sub>,y<sub>2</sub></sub>
#: SELECT(2) = {+, -}
#: <math>x_1 \larr x</math>
#: <math>x_2 \larr x</math>
#: <math>y \larr y_1 + y_2</math>
# <P'><sub>x,y</sub> → ε
#: SELECT(3) = {─┤}
#: <math>y \larr 0</math>
# <T><sub>x,y</sub> → + N<sub>k</sub> <XnaN><sub>x<sub>1</sub>,y<sub>1</sub></sub>
#: SELECT(4) = {+}
#: <math>x_1 \larr x</math>
#: <math>y \larr k \cdot y_1</math>
# <T><sub>x,y</sub> → - N<sub>k</sub> <XnaN><sub>x<sub>1</sub>,y<sub>1</sub></sub>
#: SELECT(5) = {-}
#: <math>x_1 \larr x</math>
#: <math>y \larr -k \cdot y_1</math>
# <XnaN><sub>x,y</sub> → * X <Na><sub>x<sub>1</sub>,y<sub>1</sub></sub>
#: SELECT(6) = {*}
#: <math>x_1 \larr x</math>
#: <math>y \larr y_1</math>
# <XnaN><sub>x,y</sub> → ε
#: SELECT(7) = {+, -, ─┤}
#: <math>y \larr 1</math>
# <Na><sub>x,y</sub> → ↑ N<sub>k</sub>
#: SELECT(8) = {↑}
#: <math>y \larr x^k</math>
# <Na><sub>x,y</sub> → ε
#: SELECT(9) = {+, -, ─┤}
#: <math>y \larr 1</math>

== 2. zadatak ==
=== Postavka ===
<div class="abc-list">
# Predstaviti memorijski raspored, u vreme izvršavanja programa, objekata c1, c2, d1 i d2 i odgovarajućih virtuelnih tabela.<syntaxhighlight lang="java">
class A { int a = 0; int f() {...} }
class B extends A { int g (){...} }
class C extends B { int g (){...} }
class D extends B { int b = 0; int f (){...} }
C c1 = new C(); C c2 = new C();
D d1 = new D(); D d2 = new D();
</syntaxhighlight>
# Nacrtati izgled run time steka programa i navesti sekvencu koda za formiranje pristupne veze procedure P4 (ostatak pozivne sekvence ne navoditi). Procedure P3 i P4 su ugneždene u proceduru P2, koja je ugneždena u proceduru P1. Iz P1 se poziva P2, iz P2 se poziva P3, iz P3 se poziva P4.
</div>

=== Rešenje ===
[[Датотека:PPR januar 2018 zadatak 2 stek.svg|thumb|Stek u drugom zadatku.]]
{| class="wikitable"
|+ Raspored statičkog dela memorije u vreme izvršavanja.
! Adresa !! Vrednost
|-
| 0 || Adresa c1
|-
| 1 || Adresa c2
|-
| 2 || Adresa d1
|-
| 3 || Adresa d2
|-
| 4 || "f"
|-
| 5 || -1
|-
| 6 || Adresa A::f
|-
| 7 || -2
|-
| 8 || "f"
|-
| 9 || -1
|-
| 10 || Adresa A::f
|-
| 11 || "g"
|-
| 12 || -1
|-
| 13 || Adresa B::g
|-
| 14 || -2
|-
| 15 || "f"
|-
| 16 || -1
|-
| 17 || Adresa A::f
|-
| 18 || "g"
|-
| 19 || -1
|-
| 20 || Adresa C::g
|-
| 21 || -2
|-
| 22 || "f"
|-
| 23 || -1
|-
| 24 || Adresa D::f
|-
| 25 || "g"
|-
| 26 || -1
|-
| 27 || Adresa B::g
|-
| 28 || -2
|}
Kod sa procedurama o kojima je reč bi izgledao ovako:
<syntaxhighlight lang="pascal">
procedure P1
procedure P2
procedure P3
begin
P4();
end
procedure P4
begin
...
end
begin
P3();
end
begin
P2();
end
</syntaxhighlight>
Pošto su P3 i P4 na istom leksičkom nivou, a P3 poziva P4, formiranje pristupne veze postiže se sa <syntaxhighlight lang="asm" inline>PUSH [BP+04]</syntaxhighlight>.

== 3. zadatak ==
=== Postavka ===
Neka je s<sub>1</sub> sekvenca koju prihvata automat (1), s<sub>2</sub> sekvenca koju prihvata automat (2), a s<sub>3</sub> sekvenca koju prihvata automat (3).
<div class="abc-list">
# Konstruisati nedeterministički konačni automat koji prihvata sekvence opisane regularnim izrazom s<sub>1</sub>(s<sub>2</sub>|s<sub>3</sub>).
# Dobijeni NKA iz tačke a) konvertovati u deterministički konačni automat.
# Za dobijeni DKA u tački b) proveriti da li je minimalan i, ukoliko je potrebno, sprovesti proces minimizacije.
</div>
{| class="wikitable"
|+ Automat (1).
! Stanje !! 0 !! 1 !! Prihvata
|-
| → A || A || C || 1
|-
| B || A || B || 0
|-
| C || B || C || 1
|}
{| class="wikitable"
|+ Automat (2).
! Stanje !! 0 !! 1 !! 2 !! Prihvata
|-
| → D || D || D || E || 0
|-
| E || D || E || E || 1
|}
{| class="wikitable"
|+ Automat (3).
! Stanje !! 2 !! 3 !! Prihvata
|-
| → F || F || G || 1
|-
| G || G || F || 0
|}

=== Rešenje ===
{| class="wikitable"
|+ Nedeterministički konačni automat
! Stanje !! 0 !! 1 !! 2 !! 3 !! Prihvata
|-
| → A, D, F || A, D, F || C, D, F || E, F || G || 1
|-
| C, D, F || B, D || C, D, F || E, F || G || 1
|-
| E, F || D || E || E, F || G || 1
|-
| G || || || G || F || 0
|-
| B, D || A, D, F || B, D || E || || 0
|-
| D || D || D || E || || 0
|-
| E || D || E || E || || 1
|-
| F || || || F || G || 1
|}
{| class="wikitable"
|+ Deterministički konačni automat
! Stanje !! 0 !! 1 !! 2 !! 3 !! Prihvata
|-
| → S1 || S1 || S2 || S3 || S4 || 1
|-
| S2 || S5 || S2 || S3 || S4 || 1
|-
| S3 || S6 || S7 || S3 || S4 || 1
|-
| S4 || || || S4 || S8 || 0
|-
| S5 || S1 || S5 || S7 || || 0
|-
| S6 || S6 || S6 || S7 || || 0
|-
| S7 || S6 || S7 || S7 || || 1
|-
| S8 || || || S8 || S4 || 1
|}
Navedeni deterministički konačni automat je već minimalan.

== 4. zadatak ==
=== Postavka ===
Za programski fragment napisati odgovarajući troadresni međukod u SSA formi i dati graf toka kontrole na nivou bazičnih blokova.
<syntaxhighlight lang="java">
void insertionSort(int arr[], int n)
{
int i, key, j;
i = 1;
while (i < n)
{
key = arr[i];
j = i-1;
while (j >= 0 && arr[j] > key)
{
arr[j+1] = arr[j];
j = j-1;
}
arr[j+1] = key;
i++;
}
}
</syntaxhighlight>

=== Rešenje ===
[[Датотека:PPR januar 2018 zadatak 4 graf.svg|thumb|center|500px|Graf toka kontrole u četvrtom zadatku.]]

== 5. zadatak ==
=== Postavka ===
Data je sledeća gramatika:
# <S> → <S> , <A>
# <S> → 1 <A>
# <A> → ( <S> )
# <A> → 0
# <A> → ε
<div class="abc-list">
# Konstruisati karakteristični LR(0) automat za datu gramatiku i kontrolnu tabelu SLR(1) parsera.
# Prikazati LALR(1) predikcione skupove konfiguracija u početnom stanju LR(0) automata i svim stanjima u koja se neposredno prelazi iz početnog stanja.
</div>

=== Rešenje ===
[[Датотека:PPR januar 2018 zadatak 5 automat.svg|thumb|Karakteristični LR(0) automat u petom zadatku.]]
* FOLLOW(<S>) = {─┤, ",", )}
* FOLLOW(<A>) = FOLLOW(<S>) = {─┤, ",", )}
{| class="wikitable"
|+ Kontrolna tabela SLR(1) parsera
! Stanje !! , !! 0 !! 1 !! ( !! ) !! ─┤
|-
| ∇ || || || SHIFT || || ||
|-
| 1<sub>2</sub> || REDUCE(5) || SHIFT || || SHIFT || REDUCE(5) || REDUCE(5)
|-
| <S><sub>x1</sub> || SHIFT || || || || || SHIFT
|-
| ,<sub>1</sub> || REDUCE(5) || SHIFT || || SHIFT || REDUCE(5) || REDUCE(5)
|-
| (<sub>3</sub> || || || SHIFT || || ||
|-
| 0<sub>4</sub> || REDUCE(4) || || || || REDUCE(4) || REDUCE(4)
|-
| <S><sub>x2</sub> || SHIFT || || || || SHIFT ||
|-
| )<sub>3</sub> || REDUCE(3) || || || || REDUCE(3) || REDUCE(3)
|-
| <A><sub>1</sub> || REDUCE(1) || || || || REDUCE(1) || REDUCE(1)
|-
| <A><sub>2</sub> || REDUCE(2) || || || || REDUCE(2) || REDUCE(2)
|-
| ─┤<sub>0</sub> || || || || || || ACCEPT
|}

== 6. zadatak ==
=== Postavka ===
Dat je listing programa napisanog na programskom jeziku Mikrojava. Sve metode unutrašnjih klasa su virtuelne. Globalne metode se pozivaju statički.
<div class="abc-list">
# Ukoliko se vrši sintaksno-upravljano prevođenje, prikazati izgled tabele simbola u trenutku <code>/*T*/</code>.
# Napisati kompletan Mikrojava bajtkod prevoda funkcije <code>main</code>.
</div>
<syntaxhighlight lang="java">
program Ispit
const int K = 2;
class C {
int d;
{
int m(int c)
{ return c * d; }
} }
class DC extends C {
int v;
{
int m(int q) /*T*/
{ return q + d; }
} }
{
void main()
C c;
{
c = new DC;
c.d = c.m(K);
}
}
</syntaxhighlight>

=== Rešenje ===
[[Датотека:PPR januar 2018 zadatak 6 tabela.svg|thumb|Tabela simbola u šestom zadatku.]]
Prevod bajtkoda funkcije <code>main</code> može biti:
<syntaxhighlight lang="asm">
enter 0, 1
new 12
dup
const_4
putfield 0
store_0
load_0
load_0
const_2
load_0
getfield 0
invokevirtual 'm' -1
putfield 1
exit
return
</syntaxhighlight>

[[Категорија:Рокови]]
[[Категорија:Програмски преводиоци 1]]

САБ/К2Н 2023

2024-04-27T17:47:49Z

Gase273: /* Решење */

{{tocright}}

== Поставка ==
У систему болничког лечења прате се информације о лекарима који раде у болници и прегледима који су ти лекари обавили. Сваки пацијент може имати највише један картон у свакој од болница. Сваки картон се повремено оверава када се уписује назив послодавца преко кога је пацијент осигуран. У случајевима када је то потребно пацијенти могу бити хоспитализовани, тј. примљени на болничко лечење (датум отпуштања се попуњава тек након што се лечење заврши, а до тада је NULL). <br>
Одговарајућа шема базе је:

{|
|Mesto(<u>IDMes</u>, Naziv)
|-
|Bolnica (<u>IDBol</u>, Naziv, Kapacitet, Iskoriscenost, IDMes)
|-
|Pacijent(<u>IDPac</u>, Ime, JMBG, GodineStarosti, IDMes)
|-
|Lekar(<u>IDLek</u>, Ime, JMBG, Specijalizacija)
|-
|Karton(<u>IdKar</u>, IDPac, IDBol)
|-
|Pregled(<u>IdPre</u>, Datum, ObjektivniNalaz, DIjagnoza, IDKar, IdLek)
|-
|Hospitalizacija(<u>IDHos</u>, DatumPri, DatumOtp, Dijagnoza, KlinickaSlika, IDPac, IDBol)
|-
|Overa(<u>IDKar</u>, <u>RedBr</u>, DatumOd, NazivPoslodavca)
|-
|Radi(<u>IDLek</u>, IDBol)
|}
Iskoriscenost: N- Niska, S - Srednja, V - Viskoa

За посматрани систем саставити SQLServer процедуру AzurirajIskoriscenost(), која поставља атрибут искоришћеност у релацији Болница. Искоришћеност се поставља на основу врше (максималне) вредности попуњености болнице у било којем тренутку до сада. Конкретно, уколико је у било ком тренутку број хоспитализованих паицјената био преко 75% капацитета, она је висока. Уколико је мање или једнако од 75%, а више од 25% онда је средња. У супротном, уколико је мање или једнако 25% онда је њена искоришћеност ниска. У дане боравка у болници треба укључити датум пријема, али не и датум отпуштања из болнице.

== Решење ==
<syntaxhighlight lang="SQL">
USE [BolnickoLecenje]
SET ANSI_NULLS ON
GO
SET QUOTED_IDENTIFIER ON
GO
-- =============================================
-- Author: Sergej Vukasovic
-- Create date: 27.4.2024.
-- Description: K2N 2023
-- =============================================
CREATE PROCEDURE AzurirajIskoriscenost
@IdBol int
AS
BEGIN
SET NOCOUNT ON;

declare @isk decimal(10,2)
declare @kap int

select @kap = Kapacitet from Bolnica where IDBol = @IdBol
select @isk = count(*) from Hospitalizacija h where DatumOtp is null and h.IDBol = @IdBol

set @isk = @isk / @kap
print(@isk)

UPDATE Bolnica
SET Iskoriscenost = CASE WHEN @isk > 0.75 THEN 'V'
WHEN @isk > 0.25 THEN 'S'
ELSE 'N' END
WHERE IDBol = @IdBol
END
GO
</syntaxhighlight>

==Тестирање==
<syntaxhighlight lang="SQL">
-- Kreiranje baze podataka
CREATE DATABASE BolnickoLecenje;
GO

-- Korišćenje baze podataka BolnickoLecenje
USE BolnickoLecenje;
GO

-- Kreiranje tabele Mesto
CREATE TABLE Mesto (
IDMes INT PRIMARY KEY,
Naziv NVARCHAR(50)
);

-- Kreiranje tabele Bolnica
CREATE TABLE Bolnica (
IDBol INT PRIMARY KEY,
Naziv NVARCHAR(100),
Kapacitet INT,
Iskoriscenost CHAR(1),
IDMes INT,
FOREIGN KEY (IDMes) REFERENCES Mesto(IDMes)
);

-- Kreiranje tabele Pacijent
CREATE TABLE Pacijent (
IDPac INT PRIMARY KEY,
Ime NVARCHAR(50),
JMBG NVARCHAR(13),
GodineStarosti INT,
IDMes INT,
FOREIGN KEY (IDMes) REFERENCES Mesto(IDMes)
);

-- Kreiranje tabele Lekar
CREATE TABLE Lekar (
IDLek INT PRIMARY KEY,
Ime NVARCHAR(50),
JMBG NVARCHAR(13),
Specijalizacija NVARCHAR(100)
);

-- Kreiranje tabele Karton
CREATE TABLE Karton (
IdKar INT PRIMARY KEY,
IDPac INT,
IDBol INT,
FOREIGN KEY (IDPac) REFERENCES Pacijent(IDPac),
FOREIGN KEY (IDBol) REFERENCES Bolnica(IDBol)
);

-- Kreiranje tabele Pregled
CREATE TABLE Pregled (
IdPre INT PRIMARY KEY,
Datum DATE,
ObjektivniNalaz NVARCHAR(MAX),
DIjagnoza NVARCHAR(MAX),
IDKar INT,
IdLek INT,
FOREIGN KEY (IDKar) REFERENCES Karton(IdKar),
FOREIGN KEY (IdLek) REFERENCES Lekar(IDLek)
);

-- Kreiranje tabele Hospitalizacija
CREATE TABLE Hospitalizacija (
IDHos INT PRIMARY KEY,
DatumPri DATE,
DatumOtp DATE,
Dijagnoza NVARCHAR(MAX),
KlinickaSlika NVARCHAR(MAX),
IDPac INT,
IDBol INT,
FOREIGN KEY (IDPac) REFERENCES Pacijent(IDPac),
FOREIGN KEY (IDBol) REFERENCES Bolnica(IDBol)
);

-- Kreiranje tabele Overa
CREATE TABLE Overa (
IDKar INT,
RedBr INT,
DatumOd DATE,
NazivPoslodavca NVARCHAR(100),
FOREIGN KEY (IDKar) REFERENCES Karton(IdKar)
);

-- Kreiranje tabele Radi
CREATE TABLE Radi (
IDLek INT,
IDBol INT,
FOREIGN KEY (IDLek) REFERENCES Lekar(IDLek),
FOREIGN KEY (IDBol) REFERENCES Bolnica(IDBol)
);

-- Popunjavanje tabela Mesto, Bolnica, Pacijent, Lekar - Primer podataka
INSERT INTO Mesto (IDMes, Naziv) VALUES
(1, 'Beograd'),
(2, 'Novi Sad'),
(3, 'Niš');

INSERT INTO Bolnica (IDBol, Naziv, Kapacitet, Iskoriscenost, IDMes) VALUES
(1, 'Klinički centar Srbije', 1000, 'V', 1),
(2, 'Klinički centar Novi Sad', 800, 'S', 2),
(3, 'Klinički centar Niš', 700, 'N', 3);

INSERT INTO Pacijent (IDPac, Ime, JMBG, GodineStarosti, IDMes) VALUES
(1, 'Marko Marković', '0101991734567', 45, 1),
(2, 'Ana Anić', '0202992834567', 35, 2),
(3, 'Petar Petrović', '0303993934567', 50, 3);

INSERT INTO Lekar (IDLek, Ime, JMBG, Specijalizacija) VALUES
(1, 'Milica Milenković', '0404994834567', 'Opšta medicina'),
(2, 'Stefan Stefanović', '0505995934567', 'Hirurgija'),
(3, 'Jovana Jovanović', '0606996034567', 'Pediatrija');

-- Dodavanje ostalih podataka u preostale tabele prema potrebi
-- Popunjavanje tabele Karton - Primer podataka
INSERT INTO Karton (IdKar, IDPac, IDBol) VALUES
(1, 1, 1),
(2, 2, 2),
(3, 3, 3);

-- Popunjavanje tabele Pregled - Primer podataka
INSERT INTO Pregled (IdPre, Datum, ObjektivniNalaz, DIjagnoza, IDKar, IdLek) VALUES
(1, '2024-04-20', 'Normalan nalaz.', 'Prehlada', 1, 1),
(2, '2024-04-22', 'Upala slepog creva.', 'Akutni abdomen', 2, 2),
(3, '2024-04-25', 'Visoka temperatura.', 'Grip', 3, 3);

-- Popunjavanje tabele Hospitalizacija - Primer podataka
INSERT INTO Hospitalizacija (IDHos, DatumPri, DatumOtp, Dijagnoza, KlinickaSlika, IDPac, IDBol) VALUES
(1, '2024-04-20', NULL, 'Prehlada', 'Pacijent ima simptome prehlade.', 1, 1),
(2, '2024-04-22', NULL, 'Upala slepog creva', 'Pacijent ima jake bolove u stomaku.', 2, 2),
(3, '2024-04-25', NULL, 'Grip', 'Pacijent ima visoku temperaturu i kašalj.', 3, 3);

-- Popunjavanje tabele Overa - Primer podataka
INSERT INTO Overa (IDKar, RedBr, DatumOd, NazivPoslodavca) VALUES
(1, 1, '2024-04-20', 'RFZO'),
(1, 2, '2024-04-22', 'RFZO'),
(2, 1, '2024-04-22', 'Dunav osiguranje'),
(3, 1, '2024-04-25', 'Univerzal osiguranje');

-- Popunjavanje tabele Radi - Primer podataka
INSERT INTO Radi (IDLek, IDBol) VALUES
(1, 1),
(2, 2),
(3, 3);
</syntaxhighlight>
[[Категорија:САБ]]
[[Категорија:Рокови]]

Рачунарски VLSI системи/Питања

2024-01-08T11:48:40Z

Gase273: /* SystemVerilog ограничења */

{{tocright}}
'''Питања''' на теоријском делу испита се, слично као на [[Рачунарске мреже 1/Питања|РМ1]], дохватају из корпуса питања и нису свим студентима иста, али долазе из сличних области. Испод су излистани неки задаци по категоријама питања.

== SystemVerilog ограничења ==
У оваквим задацима, једноставно, је дат SystemVerilog код са ограничењима на неке променљиве, и пита се нешто у вези са вредностима које та променљива може да има и њиховим вероватноћама појављивања.

=== 1. задатак ===
Које вредности може имати променљива <code>variable</code> из приказане класе <code>Constraints</code>:
<syntaxhighlight lang="systemverilog">
class Constraints;
rand bit [3:0] variable;

constraint c1 { variable <= 4'd9; }
constraint c2 { variable inside {[4:14]}; }
constraint c3 { ! (variable inside {4'h0, 4'h5}); }
endclass
</syntaxhighlight>
Могуће вредности, сортиране од најмање ка највећој, у децималном бројном систему, раздвојене запетом без пратећег размака, навести као одговор.

Напомена: Приказ очекиваног формата одговора за следеће произвољно одабране вредности 15, 2, 7 и 10 јесте:
2,7,10,15
'''Одговор:''' <span class="spoiler" data-solution="text">4,6,7,8,9</span>

=== 2. задатак ===
Дата је класа <code>Constraints</code>:
<syntaxhighlight lang="systemverilog">
class Constraints;
rand bit [2:0] variable;

constraint distribution { variable dist { 0:/20, 1:/30, [2:6]:/40, 7:/10 }; }
endclass
</syntaxhighlight>
Која је вероватноћа да променљива <code>variable</code> приликом генерисања псеудослучајне вредности добије вредност '''4'''? Вероватноћу представити као разломак у којем су бројилац и именилац узајамно прости бројеви.
<div data-solution="select" data-options="9,10,5,3,11,27,4,12,2,26,28,1,25,29,13">
* Бројилац: <span class="spoiler">2</span>
* Именилац: <span class="spoiler">25</span>
</div>

=== 3. задатак ===
Које вредности може имати променљива <code>v2</code> из приказане класе <code>Constraints</code>:
<syntaxhighlight lang="systemverilog">
class Constraints;
randc bit [3:0] v1;
randc bit [3:0] v2;

constraint c1 { v1 > 4'b0100; }
constraint c2 { ! (v1 inside {[4'h8:4'hF]}); }
constraint c3 { v2 == v1 * 2 + 1; }
endclass
</syntaxhighlight>
Могуће вредности, сортиране од најмање ка највећој, у децималном бројном систему, раздвојене запетом без пратећег размака, навести као одговор.

Напомена: Приказ очекиваног формата одговора за следеће произвољно одабране вредности 15, 2, 7 и 10 јесте:
2,7,10,15
'''Одговор:''' <span class="spoiler" data-solution="text">11,13,15</span>

=== 4. задатак ===
Дата је класа <code>Constraints</code>:
<syntaxhighlight lang="systemverilog">
class Constraints;
rand bit [2:0] variable;

constraint distribution { variable dist { 0:/20, 1:/30, [2:6]:/20, 7:/30 }; }
endclass
</syntaxhighlight>
Која је вероватноћа да променљива <code>variable</code> приликом генерисања псеудослучајне вредности добије вредност '''4'''? Вероватноћу представити као разломак у којем су бројилац и именилац узајамно прости бројеви.
<div data-solution="select" data-options="9,10,5,3,11,27,4,12,2,26,28,1,25,29,13">
* Бројилац: <span class="spoiler">1</span>
* Именилац: <span class="spoiler">25</span>
</div>

=== 5. задатак ===
Дата је класа <code>Constraints</code>:
<syntaxhighlight lang="systemverilog">
class Constraints;
rand bit [2:0] variable;

constraint distribution { variable dist { 0:/20, 1:/30, [2:6]:=20, 7:/30 }; }
endclass
</syntaxhighlight>
Која је вероватноћа да променљива <code>variable</code> приликом генерисања псеудослучајне вредности добије вредност '''4'''? Вероватноћу представити као разломак у којем су бројилац и именилац узајамно прости бројеви.
<div data-solution="select" data-options="9,10,5,3,11,27,4,12,2,26,28,1,25,29,13">
* Бројилац: <span class="spoiler">1</span>
* Именилац: <span class="spoiler">9</span>
</div>

== Сабирачи ==
У оваквим задацима обично је дат Verilog код одређеног сабирача (једног од типова као што су рађени на предавањима) и питају се ствари у вези са функционисањем тог сабирача.

=== 1. задатак ===
У наставку је дата имплементација једног осморазредног сабирача. О ком сабирачу се ради, ако се зна да модул <code>ripple_carry_adder_n</code> представља ''N''-разредни сабирач са серијским преносом, а да модул <code>multiplexer_2_1</code> представља двоулазни мултиплексер ширине ''N'' информационих улаза?
<syntaxhighlight lang="verilog">
module adder_8 (
input [7:0] a, b,
input carry_in,
output [7:0] sum,
output carry_out
);

wire carry_3_0, carry_3_1, carry_3;
wire [3:0] sum_low_0, sum_low_1, sum_low;

ripple_carry_adder_n #(4) rca_1 (a[3:0], b[3:0], 1'b0, sum_low_0, carry_3_0);
ripple_carry_adder_n #(4) rca_2 (a[3:0], b[3:0], 1'b1, sum_low_1, carry_3_1);

multiplexer_2_1 #(4) mpx_1 (sum_low_0, sum_low_1, carry_in, sum_low);

assign carry_3 = (carry_in & carry_3_1) | carry_3_0;

wire carry_7_0, carry_7_1, carry_7;
wire [3:0] sum_high_0, sum_high_1, sum_high;

ripple_carry_adder_n #(4) rca_3 (a[7:4], b[7:4], 1'b0, sum_high_0, carry_7_0);
ripple_carry_adder_n #(4) rca_4 (a[7:4], b[7:4], 1'b1, sum_high_1, carry_7_1);

multiplexer_2_1 #(4) mpx_2 (sum_high_0, sum_high_1, carry_3, sum_high);

assign carry_7 = carry_7_0 | (carry_3_0 & carry_7_1) | (carry_in & carry_3_1 & carry_7_1);

assign sum = {sum_high, sum_low};
assign carry_out = carry_7;

endmodule
</syntaxhighlight>
<div class="abc-list" data-solution="single">
# Условни сабирач (''Conditional Sum Adder'')
# Сабирач са серијским преносом (''Ripple Carry Adder'')
# Сабирач са чувањем преноса (''Carry Save Adder'')
# <span class="solution">Сабирач на основу бита преноса (''Carry Select Adder'')</span>
# Сабирач са паралелним преносом (''Carry Lookahead Adder'')
# Потпуни сабирач (''Full Adder'')
</div>
'''Објашњење:''' <span class="spoiler" data-solution="explanation">У коду се види карактеристични "осакаћени мултиплексер" код генерисања преноса <code>carry_3</code> и <code>carry_7</code>.</span>

=== 2. задатак ===
У наставку је дата непотпуна имплементација четвороразредног сабирача на основу бита преноса (''Carry Select Adder''). Допунити имплементацију, ако се зна да модул <code>ripple_carry_adder_n</code> представља ''N''-разредни сабирач са серијским преносом, а да модул <code>multiplexer_2_1</code> представља двоулазни мултиплексер ширине ''N'' информационих улаза?<sup>[sic]</sup>
<syntaxhighlight lang="verilog">
module carry_select_adder_4 (
input [3:0] a, b,
input carry_in,
output [3:0] sum,
output carry_out
);

wire carry_3_0, carry_3_1;
wire [3:0] sum_0, sum_1;

ripple_carry_adder_n #(4) rca_1 (a[3:0], b[3:0], БЕЛИНА_1, sum_0, БЕЛИНА_2);
ripple_carry_adder_n #(4) rca_2 (a[3:0], b[3:0], БЕЛИНА_3, sum_1, БЕЛИНА_4);

multiplexer_2_1 #(4) mpx_1 (sum_0, sum_1, carry_in, sum);

assign carry_out = (carry_in & carry_3_1) | carry_3_0;

endmodule
</syntaxhighlight>
<div class="abc-list" data-solution="select" data-options="carry_3_1,1'b1,sum,1'b0,carry_out,carry_in,carry_3_0,sum_0,sum_1">
# Белина 1: <span class="spoiler">1'b0</span>
# Белина 2: <span class="spoiler">carry_3_0</span>
# Белина 3: <span class="spoiler">1'b1</span>
# Белина 4: <span class="spoiler">carry_3_1</span>
</div>
'''Објашњење:''' <span class="spoiler" data-solution="explanation">Ово је само друга варијанта задатка изнад. Једном сабирачу се даје да рачуна као да је улазни пренос 0, а другом да је улазни пренос 1, па се њихови резултати смештају у одговарајуће сигнале.</span>

== Временски облици ==
У оваквим задацима дат је Verilog код са кашњењима и временски облици излазних сигнала у ''ModelSim'', па се студенти питају да препознају одговарајући временски облик.

=== 1. задатак ===
{{делимично решено}}
Који временски облик одговара следећем изворном коду:
<syntaxhighlight lang="verilog">
module delay_module_3 (
out1, out2, a, b, c, x, y, z
);

output reg out1, out2;
input a, b, c, x, y, z;
wire e, f, g;

always @(posedge a) out1 = #1 b & c;
always @(negedge a) out1 = #1 b | ~c;

always @(posedge x) out2 = #1 y ^ z;
always @(negedge x) out2 = #1 ~y;

endmodule

module top_display;

reg a, b, c, x, y, z;
wire o1, o2;
delay_module_3 d3(o1, o2, a, b, c, x, y, z);

initial begin
a = 1'b0; b = 1'b0; c = 1'b0; x = 1'b0; y = 1'b0; z = 1'b0;
#1 b = 1'b1;
#2 a = 1'b1; y = 1'b1;
#0 c = 1'b1;
#2 x = 1'b1;
#2 a = 1'b0;
#1 b = 1'b0;
#3 x = 1'b0;
#0 y = 1'b0;
#0 $finish;
end

endmodule
</syntaxhighlight>
<div class="abc-list" data-solution="single">
# [[Датотека:VLSI zadaci vremenski oblik 9.jpg|link=]]
# [[Датотека:VLSI zadaci vremenski oblik 10.jpg|link=]]
# [[Датотека:VLSI zadaci vremenski oblik 11.jpg|link=]]
# [[Датотека:VLSI zadaci vremenski oblik 12.jpg|link=]]
# Ниједан од понуђених временских облика.
</div>

== Померачи ==
У оваквим задацима дат је Фанел или Барел померач са одређеним карактеристикама, и траже се сви његови међурезултати.

=== 1. задатак ===
Дат је Фанел померач (''Funnel Shifter'') са дванаестобитним улазом и петобитним излазом. Допунити вредности добијене у сваком од корака овог померача као и вредност излзаног податка за следеће улазне вредности:
<div data-solution="select" data-options="29,16,1A,27,7,14,5A,13,D,B,A7,9">
* Улазни податак: 5A7
* Контролни сигнал (број померања удесно): 4
* Први корак: <span class="spoiler">5A</span>
* Други корак: <span class="spoiler">1A</span>
* Трећи корак: <span class="spoiler">1A</span>
* Излазни податак: <span class="spoiler">1A</span>
</div>
Све вредности су написане у хексадецималном бројном систему.

=== 2. задатак ===
Дат је Барел померач (''Barrel Shifter'') са осмобитним улазом и осмобитним излазом. Допунити вредности добијене у сваком од корака овог померача као и вредност излзаног податка за следеће улазне вредности:
<div data-solution="select" data-options="5E,F2,97,79,CB,E5,2F">
* Улазни податак: 79
* Контролни сигнал (број померања удесно): 7
* Први корак: <span class="spoiler">97</span>
* Други корак: <span class="spoiler">E5</span>
* Трећи корак: <span class="spoiler">F2</span>
* Излазни податак: <span class="spoiler">F2</span>
</div>
Све вредности су написане у хексадецималном бројном систему.

== Верификација без UVM ==
У оваквим задацима дат је код из примера верификације без коришћења UVM стандарда са вежби и пита се шта се тачно дешава у коду и зашто.

=== 1. задатак ===
У наставку је дат део кода ''Driver''-a.
<syntaxhighlight lang="systemverilog">
class Driver;

virtual reg8_if vif;
mailbox mbx;
event done;

task run();
@(posedge vif.clk);
forever begin
dut_item item;
mbx.get(item);
// ...
@(posedge vif.clk);
->done;
end
endtask

endclass
</syntaxhighlight>
Koja класа чека на догађај <code>done</code> који се овде окида?

Напомена: Сматрати да се процес верификације врши без коришћења UVM стандарда.
<div class="abc-list" data-solution="single">
# ''Driver''
# <span class="solution">''Generator''</span>
# ''Monitor''
# ''Scoreboard''
</div>
'''Објашњење:''' <span class="spoiler" data-solution="explanation">Први пример са вежби. Генератор чека на овај догађај како не би генерисао више предмета него што драјвер може да конзумира.</span>

=== 2. задатак ===
У наставку је дат део кода ''Driver''-a.
<syntaxhighlight lang="systemverilog">
class Driver;

virtual reg8_if vif;
mailbox mbx;
event done;

task run();
@(posedge vif.clk);
forever begin
dut_item item;
mbx.get(item);
// ...
@(posedge vif.clk);
->done;
end
endtask

endclass
</syntaxhighlight>
Koja класа поставља <code>item</code> у ''mailbox'' који се овде дохвата?

Напомена: Сматрати да се процес верификације врши без коришћења UVM стандарда.
<div class="abc-list" data-solution="single">
# ''Driver''
# <span class="solution">''Generator''</span>
# ''Monitor''
# ''Scoreboard''
</div>

== UVM ==
Ова питања се обично односе на било шта из UVM стандарда.

=== 1. задатак ===
Које класе наслеђују класу <code>uvm_transaction</code>?
<div class="abc-list" data-solution="multiple">
# <span class="solution"><code>uvm_sequence_item</code></span>
# <code>uvm_driver</code>
# <code>uvm_monitor</code>
# <code>uvm_sequencer</code>
# <code>uvm_test</code>
# <span class="solution"><code>uvm_sequence</code></span>
</div>

=== 2. задатак ===
Које фазе кроз које пролазе UVM компоненте се реализују као ''task'' уместо као функције?
<div class="abc-list" data-solution="multiple">
# build
# connect
# end of elaboration
# start of simulation
# <span class="solution">run</span>
# extract
# check
# report
</div>

[[Категорија:Рачунарски VLSI системи]]
[[Категорија:Рокови]]

Рачунарски VLSI системи/Питања

2024-01-07T19:23:32Z

Gase273: /* 2. задатак */

{{tocright}}
'''Питања''' на теоријском делу испита се, слично као на [[Рачунарске мреже 1/Питања|РМ1]], дохватају из корпуса питања и нису свим студентима иста, али долазе из сличних области. Испод су излистани неки задаци по категоријама питања.

== SystemVerilog ограничења ==
У оваквим задацима, једноставно, је дат SystemVerilog код са ограничењима на неке променљиве, и пита се нешто у вези са вредностима које та променљива може да има и њиховим вероватноћама појављивања.

=== 1. задатак ===
Које вредности може имати променљива <code>variable</code> из приказане класе <code>Constraints</code>:
<syntaxhighlight lang="systemverilog">
class Constraints;
rand bit [3:0] variable;

constraint c1 { variable <= 4'd9; }
constraint c2 { variable inside {[4:14]}; }
constraint c3 { ! (variable inside {4'h0, 4'h5}); }
endclass
</syntaxhighlight>
Могуће вредности, сортиране од најмање ка највећој, у децималном бројном систему, раздвојене запетом без пратећег размака, навести као одговор.

Напомена: Приказ очекиваног формата одговора за следеће произвољно одабране вредности 15, 2, 7 и 10 јесте:
2,7,10,15
'''Одговор:''' <span class="spoiler" data-solution="text">4,6,7,8,9</span>

=== 2. задатак ===
{{делимично решено}}
Дата је класа <code>Constraints</code>:
<syntaxhighlight lang="systemverilog">
class Constraints;
rand bit [2:0] variable;

constraint distribution { variable dist { 0:/20, 1:/30, [2:6]:/40, 7:/10 }; }
endclass
</syntaxhighlight>
Која је вероватноћа да променљива <code>variable</code> приликом генерисања псеудослучајне вредности добије вредност '''4'''? Вероватноћу представити као разломак у којем су бројилац и именилац узајамно прости бројеви.
<div data-solution="select" data-options="14,10,5,3,11,27,4,12,2,26,28,1,25,29,13">
* Бројилац: <span class="spoiler">2</span>
* Именилац: <span class="spoiler">25</span>
</div>

=== 3. задатак ===
Које вредности може имати променљива <code>v2</code> из приказане класе <code>Constraints</code>:
<syntaxhighlight lang="systemverilog">
class Constraints;
randc bit [3:0] v1;
randc bit [3:0] v2;

constraint c1 { v1 > 4'b0100; }
constraint c2 { ! (v1 inside {[4'h8:4'hF]}); }
constraint c3 { v2 == v1 * 2 + 1; }
endclass
</syntaxhighlight>
Могуће вредности, сортиране од најмање ка највећој, у децималном бројном систему, раздвојене запетом без пратећег размака, навести као одговор.

Напомена: Приказ очекиваног формата одговора за следеће произвољно одабране вредности 15, 2, 7 и 10 јесте:
2,7,10,15
'''Одговор:''' <span class="spoiler" data-solution="text">11,13,15</span>

=== 4. задатак ===
{{делимично решено}}
Дата је класа <code>Constraints</code>:
<syntaxhighlight lang="systemverilog">
class Constraints;
rand bit [2:0] variable;

constraint distribution { variable dist { 0:/20, 1:/30, [2:6]:/20, 7:/30 }; }
endclass
</syntaxhighlight>
Која је вероватноћа да променљива <code>variable</code> приликом генерисања псеудослучајне вредности добије вредност '''4'''? Вероватноћу представити као разломак у којем су бројилац и именилац узајамно прости бројеви.
<div data-solution="select" data-options="14,10,5,3,11,27,4,12,26,28,1,29,13">
* Бројилац: <span class="spoiler">нерешено</span>
* Именилац: <span class="spoiler">нерешено</span>
</div>

=== 5. задатак ===
{{делимично решено}}
Дата је класа <code>Constraints</code>:
<syntaxhighlight lang="systemverilog">
class Constraints;
rand bit [2:0] variable;

constraint distribution { variable dist { 0:/20, 1:/30, [2:6]:=20, 7:/30 }; }
endclass
</syntaxhighlight>
Која је вероватноћа да променљива <code>variable</code> приликом генерисања псеудослучајне вредности добије вредност '''4'''? Вероватноћу представити као разломак у којем су бројилац и именилац узајамно прости бројеви.
<div data-solution="select" data-options="14,10,5,3,11,27,4,12,26,28,1,29,13">
* Бројилац: <span class="spoiler">нерешено</span>
* Именилац: <span class="spoiler">нерешено</span>
</div>

== Сабирачи ==
У оваквим задацима обично је дат Verilog код одређеног сабирача (једног од типова као што су рађени на предавањима) и питају се ствари у вези са функционисањем тог сабирача.

=== 1. задатак ===
У наставку је дата имплементација једног осморазредног сабирача. О ком сабирачу се ради, ако се зна да модул <code>ripple_carry_adder_n</code> представља ''N''-разредни сабирач са серијским преносом, а да модул <code>multiplexer_2_1</code> представља двоулазни мултиплексер ширине ''N'' информационих улаза?
<syntaxhighlight lang="verilog">
module adder_8 (
input [7:0] a, b,
input carry_in,
output [7:0] sum,
output carry_out
);

wire carry_3_0, carry_3_1, carry_3;
wire [3:0] sum_low_0, sum_low_1, sum_low;

ripple_carry_adder_n #(4) rca_1 (a[3:0], b[3:0], 1'b0, sum_low_0, carry_3_0);
ripple_carry_adder_n #(4) rca_2 (a[3:0], b[3:0], 1'b1, sum_low_1, carry_3_1);

multiplexer_2_1 #(4) mpx_1 (sum_low_0, sum_low_1, carry_in, sum_low);

assign carry_3 = (carry_in & carry_3_1) | carry_3_0;

wire carry_7_0, carry_7_1, carry_7;
wire [3:0] sum_high_0, sum_high_1, sum_high;

ripple_carry_adder_n #(4) rca_3 (a[7:4], b[7:4], 1'b0, sum_high_0, carry_7_0);
ripple_carry_adder_n #(4) rca_4 (a[7:4], b[7:4], 1'b1, sum_high_1, carry_7_1);

multiplexer_2_1 #(4) mpx_2 (sum_high_0, sum_high_1, carry_3, sum_high);

assign carry_7 = carry_7_0 | (carry_3_0 & carry_7_1) | (carry_in & carry_3_1 & carry_7_1);

assign sum = {sum_high, sum_low};
assign carry_out = carry_7;

endmodule
</syntaxhighlight>
<div class="abc-list" data-solution="single">
# Условни сабирач (''Conditional Sum Adder'')
# Сабирач са серијским преносом (''Ripple Carry Adder'')
# Сабирач са чувањем преноса (''Carry Save Adder'')
# <span class="solution">Сабирач на основу бита преноса (''Carry Select Adder'')</span>
# Сабирач са паралелним преносом (''Carry Lookahead Adder'')
# Потпуни сабирач (''Full Adder'')
</div>
'''Објашњење:''' <span class="spoiler" data-solution="explanation">У коду се види карактеристични "осакаћени мултиплексер" код генерисања преноса <code>carry_3</code> и <code>carry_7</code>.</span>

=== 2. задатак ===
У наставку је дата непотпуна имплементација четвороразредног сабирача на основу бита преноса (''Carry Select Adder''). Допунити имплементацију, ако се зна да модул <code>ripple_carry_adder_n</code> представља ''N''-разредни сабирач са серијским преносом, а да модул <code>multiplexer_2_1</code> представља двоулазни мултиплексер ширине ''N'' информационих улаза?<sup>[sic]</sup>
<syntaxhighlight lang="verilog">
module carry_select_adder_4 (
input [3:0] a, b,
input carry_in,
output [3:0] sum,
output carry_out
);

wire carry_3_0, carry_3_1;
wire [3:0] sum_0, sum_1;

ripple_carry_adder_n #(4) rca_1 (a[3:0], b[3:0], БЕЛИНА_1, sum_0, БЕЛИНА_2);
ripple_carry_adder_n #(4) rca_2 (a[3:0], b[3:0], БЕЛИНА_3, sum_1, БЕЛИНА_4);

multiplexer_2_1 #(4) mpx_1 (sum_0, sum_1, carry_in, sum);

assign carry_out = (carry_in & carry_3_1) | carry_3_0;

endmodule
</syntaxhighlight>
<div class="abc-list" data-solution="select" data-options="carry_3_1,1'b1,sum,1'b0,carry_out,carry_in,carry_3_0,sum_0,sum_1">
# Белина 1: <span class="spoiler">1'b0</span>
# Белина 2: <span class="spoiler">carry_3_0</span>
# Белина 3: <span class="spoiler">1'b1</span>
# Белина 4: <span class="spoiler">carry_3_1</span>
</div>
'''Објашњење:''' <span class="spoiler" data-solution="explanation">Ово је само друга варијанта задатка изнад. Једном сабирачу се даје да рачуна као да је улазни пренос 0, а другом да је улазни пренос 1, па се њихови резултати смештају у одговарајуће сигнале.</span>

== Временски облици ==
У оваквим задацима дат је Verilog код са кашњењима и временски облици излазних сигнала у ''ModelSim'', па се студенти питају да препознају одговарајући временски облик.

=== 1. задатак ===
{{делимично решено}}
Који временски облик одговара следећем изворном коду:
<syntaxhighlight lang="verilog">
module delay_module_3 (
out1, out2, a, b, c, x, y, z
);

output reg out1, out2;
input a, b, c, x, y, z;
wire e, f, g;

always @(posedge a) out1 = #1 b & c;
always @(negedge a) out1 = #1 b | ~c;

always @(posedge x) out2 = #1 y ^ z;
always @(negedge x) out2 = #1 ~y;

endmodule

module top_display;

reg a, b, c, x, y, z;
wire o1, o2;
delay_module_3 d3(o1, o2, a, b, c, x, y, z);

initial begin
a = 1'b0; b = 1'b0; c = 1'b0; x = 1'b0; y = 1'b0; z = 1'b0;
#1 b = 1'b1;
#2 a = 1'b1; y = 1'b1;
#0 c = 1'b1;
#2 x = 1'b1;
#2 a = 1'b0;
#1 b = 1'b0;
#3 x = 1'b0;
#0 y = 1'b0;
#0 $finish;
end

endmodule
</syntaxhighlight>
<div class="abc-list" data-solution="single">
# [[Датотека:VLSI zadaci vremenski oblik 9.jpg|link=]]
# [[Датотека:VLSI zadaci vremenski oblik 10.jpg|link=]]
# [[Датотека:VLSI zadaci vremenski oblik 11.jpg|link=]]
# [[Датотека:VLSI zadaci vremenski oblik 12.jpg|link=]]
# Ниједан од понуђених временских облика.
</div>

== Померачи ==
У оваквим задацима дат је Фанел или Барел померач са одређеним карактеристикама, и траже се сви његови међурезултати.

=== 1. задатак ===
Дат је Фанел померач (''Funnel Shifter'') са дванаестобитним улазом и петобитним излазом. Допунити вредности добијене у сваком од корака овог померача као и вредност излзаног податка за следеће улазне вредности:
<div data-solution="select" data-options="29,16,1A,27,7,14,5A,13,D,B,A7,9">
* Улазни податак: 5A7
* Контролни сигнал (број померања удесно): 4
* Први корак: <span class="spoiler">5A</span>
* Други корак: <span class="spoiler">1A</span>
* Трећи корак: <span class="spoiler">1A</span>
* Излазни податак: <span class="spoiler">1A</span>
</div>
Све вредности су написане у хексадецималном бројном систему.

=== 2. задатак ===
Дат је Барел померач (''Barrel Shifter'') са осмобитним улазом и осмобитним излазом. Допунити вредности добијене у сваком од корака овог померача као и вредност излзаног податка за следеће улазне вредности:
<div data-solution="select" data-options="5E,F2,97,79,CB,E5,2F">
* Улазни податак: 79
* Контролни сигнал (број померања удесно): 7
* Први корак: <span class="spoiler">97</span>
* Други корак: <span class="spoiler">E5</span>
* Трећи корак: <span class="spoiler">F2</span>
* Излазни податак: <span class="spoiler">F2</span>
</div>
Све вредности су написане у хексадецималном бројном систему.

== Верификација без UVM ==
У оваквим задацима дат је код из примера верификације без коришћења UVM стандарда са вежби и пита се шта се тачно дешава у коду и зашто.

=== 1. задатак ===
У наставку је дат део кода ''Driver''-a.
<syntaxhighlight lang="systemverilog">
class Driver;

virtual reg8_if vif;
mailbox mbx;
event done;

task run();
@(posedge vif.clk);
forever begin
dut_item item;
mbx.get(item);
// ...
@(posedge vif.clk);
->done;
end
endtask

endclass
</syntaxhighlight>
Koja класа чека на догађај <code>done</code> који се овде окида?

Напомена: Сматрати да се процес верификације врши без коришћења UVM стандарда.
<div class="abc-list" data-solution="single">
# ''Driver''
# <span class="solution">''Generator''</span>
# ''Monitor''
# ''Scoreboard''
</div>
'''Објашњење:''' <span class="spoiler" data-solution="explanation">Први пример са вежби. Генератор чека на овај догађај како не би генерисао више предмета него што драјвер може да конзумира.</span>

=== 2. задатак ===
У наставку је дат део кода ''Driver''-a.
<syntaxhighlight lang="systemverilog">
class Driver;

virtual reg8_if vif;
mailbox mbx;
event done;

task run();
@(posedge vif.clk);
forever begin
dut_item item;
mbx.get(item);
// ...
@(posedge vif.clk);
->done;
end
endtask

endclass
</syntaxhighlight>
Koja класа поставља <code>item</code> у ''mailbox'' који се овде дохвата?

Напомена: Сматрати да се процес верификације врши без коришћења UVM стандарда.
<div class="abc-list" data-solution="single">
# ''Driver''
# <span class="solution">''Generator''</span>
# ''Monitor''
# ''Scoreboard''
</div>

== UVM ==
Ова питања се обично односе на било шта из UVM стандарда.

=== 1. задатак ===
Које класе наслеђују класу <code>uvm_transaction</code>?
<div class="abc-list" data-solution="multiple">
# <span class="solution"><code>uvm_sequence_item</code></span>
# <code>uvm_driver</code>
# <code>uvm_monitor</code>
# <code>uvm_sequencer</code>
# <code>uvm_test</code>
# <span class="solution"><code>uvm_sequence</code></span>
</div>

=== 2. задатак ===
Које фазе кроз које пролазе UVM компоненте се реализују као ''task'' уместо као функције?
<div class="abc-list" data-solution="multiple">
# build
# connect
# end of elaboration
# start of simulation
# <span class="solution">run</span>
# extract
# check
# report
</div>

[[Категорија:Рачунарски VLSI системи]]
[[Категорија:Рокови]]